湖南工业大学EDA实验报告

湖南工业大学

电气与信息工程学院

EDA实验设计报告

班级：_____电子信息1203___

学号：_____12401720504_____

姓名：_____李炎____________

指导老师:____谭会生_________

实验一：0~9999的计数器电路的设计

1.实验目的

（1）进一步熟悉和掌握Quartus Ⅱ软件的使用。

（2）进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。

（3）学习和掌握VHDL进程语句和元件例化语句的使用。

2．实验内容

设计并调试好一个计数范围为0~9999的4位十进制计数器电路CNT9999，并用GW48-CK 或其他EDA实验开发系统（可选用的芯片为ispLSI 1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片）进行硬件验证。

3.实验条件

（1）开发条件：Quartus Ⅱ 8.0。

（2）实验设备：GW48-CK实验开发系统。

（3）拟用芯片：EPM7128S-PL84。

4.实验设计

1）系统原理图

为了简化设计并便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图1.1所示的原理图构成顶层电路CNT9999。

CNT10

图1.1 CNT10电路原理图

图 1.1 CNT9999电路原理图

2）VHDL程序

计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。

CNT10的VHDL源程序：

--CNT10.VHD

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT(CLK: IN STD_LOGIC;

CLR: IN STD_LOGIC;

ENA: IN STD_LOGIC;

CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC );

END ENTITY CNT10;

ARCHITECTURE ART OF CNT10 IS

SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

PROCESS(CLK, CLR, ENA) IS

BEGIN

IF CLR='1' THEN CQI<="0000";

ELSIF CLK'EVENT AND CLK='1' THEN

IF ENA='1' THEN

IF CQI="1001" THEN

CQI<="0000";

ELSE

CQI<=CQI+'1';

END IF;

END IF;

END IF;

END PROCESS;

PROCESS(CLK, CQI) IS

BEGIN

IF CLK'EVENT AND CLK='1' THEN

IF CQI<"1001" THEN

CO<='0';

ELSE

CO<='1';

END IF;

END IF;

END PROCESS;

CQ<=CQI;

END ARCHITECTURE ART;

CNT9999的VHDL源程序：

--CNT9999.VHD

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY CNT9999 IS

PORT(CLR: IN STD_LOGIC;

CLK: IN STD_LOGIC;

ENA: IN STD_LOGIC;

DOUT: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));

END ENTITY CNT9999;

ARCHITECTURE ART OF CNT9999 IS

COMPONENT CNT10 IS

PORT(CLK, CLR, ENA: IN STD_LOGIC;

CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

CO: OUT STD_LOGIC);

END COMPONENT CNT10;

SIGNAL S0,S1,S2,S3:STD_LOGIC;

BEGIN

U0:CNT10 PORT MAP(CLK, CLR, ENA, DOUT(3 DOWNTO 0), S0);

U1:CNT10 PORT MAP(S0, CLR, ENA, DOUT(7 DOWNTO 4), S1);

U2:CNT10 PORT MAP(S1, CLR, ENA, DOUT(11 DOWNTO 8), S2);

U3:CNT10 PORT MAP(S2, CLR, ENA, DOUT(15 DOWNTO 12), S3);

END ARCHITECTURE ART;

3）仿真波形设置

本设计包括两个层次，因此先进行底层的十进制计数器CNT10的仿真，再进行顶层CNT9999的仿真。图1.2是CNT10仿真输入设置及可能结果估计图。同理可进行CNT9999仿真输入设置及可能结果估计，图1.3为CNT9999仿真输入设置及可能结果估计图。

4）管脚锁定文件

根据图1.1所示的CNT9999电路原理图，本设计实体的输入有时钟信号CLK、清零信号CLR和计数使能信号ENA，输出为DOUT[15..0]，据此可选择实验电路结构图NO.0，对应实验模式0。

图NO.0实验电路结构图

根据图1.5所示的实验电路结构图NO.0和图1.1确定引脚的锁定。选用EPM7128S-PL84芯片，其引脚锁定过程如表1.1所示，其中CLK接CLOCK2，CLR接键3，ENA接键4，计数结果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]经外部译码器后，分别在数码管1、数码管2、数码管3、数码管4上显示。

表1.1 CNT9999管脚锁定过程表

5.试验结果及总结

1）系统仿真情况

CNT10和CNT9999的时序仿真结果分别如图1.3和1.4所示（本仿真结果是通过同时按下“CTRL+Print Screen”键抓取当前屏幕信息放入剪贴板中，再通过Windows的画图工具进行粘贴裁剪后复制，最后在Word等文档中通过粘贴的方法获得）。

图1.3 CNT10的时序仿真结果

图1.4 CNT9999的时序仿真结果

从系统仿真结果可以看出，本系统底层和顶层的程序设计完全符合设计要求。同时从系统时序仿真结果可以看出，从输入到输出有一定的延时，大约为5ns，这正是器件延时特性的反应。

2）逻辑综合结果

使用Quartus Ⅱ 8.0进行逻辑综合后，CNT9999的RTL视图如图1.5所示，对CNT9999进行逻辑综合后的资源使用情况为：Family：MAX7000S ，Device：EPM7128SLC84-10,Total macrocells：19/128(15%),Total pins:23/68(34%)。

图1.5 CNT10的RTL视图

图1.5 CNT9999的RTL视图

图1.5 CNT9999的动态显示RTL视图

3）硬件验证情况

CLK接CLOCK2，CLR接键3，ENA接键4，计数结果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]经外部译码器后，分别在数码管1、数码管2、数码管3、数码管4上显示。4）实验过程中出现的问题及解决办法

（1）程序输入后进行编译时，发现有错误通不过，经查找主要原因为：文件名与实体名不一致；输入字符错误；源程序有语法错误。经过相应的修改，最后程序通过了。

（2）在进行仿真时，发现提示没有仿真文件，经老师指点发现是没有进行新建波形文件的存盘或未进行仿真文件的设置。经过相应的修改，最后程序通过了。同时在进行CNT10仿真时发现进位信号提前了一个周期，经过对进位控制进程的修改（修改方法详见表 2.2），解

决了该问题。

（3）在进行器件选定时，发现找不到自己所需要的器件型号，经查找是由于先没选定器件系列；在进行器件管脚锁定修改并重新编程下载后，发现所做的修改无效，经老师指点发现是管脚锁定修改后没重新编译、综合、适配，经过相应的修改，最后程序通过了。

end time、gride size、不知道如何设置方波、不知道怎么设定一段上升沿或者下降沿，因此我纠结了两天，但是通过老师在投影上的演示，我终于明了自己的错误所在，并且通过修改，产生了预期效果。

（5）还有一个最大的错误就是，在做计数器的动态显示的时候，由于没有进行CTRLS以及DISPLAY的设计实体的描述，所以我的RTL视图一直是CNT9999计数器，后面通过在顶层文件里添加设计实体以及元件实体化，完成了第一步，但是程序还是有错误，原因在于，DOUT[15..0]没有办法read（读），我不知为什么，但是通过查资料和同学讨论，认真查看了书上关于PORT端口说明的部分，发现端口模式选择不对，OUT：输出，单向赋值模式，将信号通过该端口输出。BUFFER：具有读功能的输出模式，可以读或写，只能有一个驱动源。才弄明白了两者间的关系，通过修改OUT为BUFFER，最终通过了，并且看了RTL视图。