数字逻辑实验报告2(电子钟20190418物联网本)_模板

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数字逻辑实验报告(2)

数字逻辑实验2

多功能电子钟系统设计成绩

评语:(包含:预习报告内容、实验过程、实验结果及分析)

教师签名

姓名:

学号:

班级:物联网1701

指导教师:徐有青

计算机科学与技术学院

20 年月日

数字逻辑实验报告

多功能电子钟系统设计实验报告

多功能电子钟系统设计

1、实验名称

多功能电子钟系统设计。

2、实验目的

要求同学采用传统电路的设计方法,对一个“设计场景”进行逻辑电路的设计,并利用工具软件,例如,“logisim”软件的虚拟仿真来验证电子钟电路系统的设计是否达到要求。

通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。

3、实验所用设备

Logisim2.7.1软件一套。

4、实验容

设计场景:多功能数字钟是一种用数字显示秒、分、时的计时装置,当前从小到人们日常生活中的电子手表,大到车站、码头、机场等公共场所的大型数显电子钟无处不在。

多功能数字钟的基本功能如下:

(1)显示时、分、秒;

(2)可以采用24小时制或12小时制(上午和下午);

(3)整点报时,整点前10秒开始,整点时结束;

(4)单独对“时、分”计时校准,对分钟值校准时最大分钟值不向小时值进位;

(5)闹钟10秒提醒。

使用logisim软件对你设计电子钟电路进行虚拟仿真验证,具体要求如下。

(采用logisim软件提供的“时钟频率”为8hz的信号源)

(1) 具有校准计数值功能的六十进制计数器电路

采用“四位二进制可逆计数器”这个“私有”元件和相应元器件,设计一个具有对计数值进行校准的六十进制计数器,并封装,该计数器逻辑符号参见图2-1所示。

图2-1 校准计数值的60进制计数器

六十进制计数器的输入输出引脚定义如下: (a )一个清零端Clr ;

(b )一个累加计数脉冲输入端CP U ; (c )一个累减计数脉冲输入端CP D ;

(d )八个计数器状态输出值Q 1D Q 1C Q 1B Q 1A Q 0D Q 0C Q 0B Q 0A ,采用8421码分别表示计数器状态的十位和个位;

(e )一个计数值校准输入控制信号Adj ,当Adj 为“1”时通过CP U 对计数值进行加计数或校准,Adj 为“0”时通过CP D 对计数值进行减计数校准(由于受“四位二进制可逆计数器”约束),CP D 可以对计数值的十位或个位进行递减校准(递减的时候不需要循环,回到0即可);

(f )每当计数累计满60产生一个进位输出信号Qcc 。 计数器的状态请采用“十六进制的数字显示器”显示。

(2)具有校准计数值的十二进制计数器或二十四进制的计数器电路

采用“四位二进制可逆计数器”这个“私有”元件和相应元器件,设计一个具有对计数值进行校准的十二进制计数器或二十四进制的计数器,并封装,该计数器逻辑符号参见图2-2所示。

图2-2 调整计数值的十二进制或二十四进制计数器

十二进制计数器或二十四进制计数器输入输出引脚定义如下: (a )一个清零端Clr ;

(b )一个累加计数脉冲输入端CP U ; (c )一个累减计数脉冲输入端CP D ;

(d )八个计数器状态输出值Q 1D Q 1C Q 1B Q 1A Q 0D Q 0C Q 0B Q 0A ,采用8421码分别表示计数器状态的十位和个位;

(e )一个计数值校准输入控制信号Adj ,当Adj 为“1”时通过CP U 对计数值进行加计数或校准,Adj 为“0”时通过CP D 对计数值进行减计数校准(由于受“四位二进制可逆计数器”约束),CP D 可以对计数值的十位或个位进行递减校准(递减的时候不需要循环,回到0即可);

(f )Mset 为计时模式控制输入信号,当Mset 为“1”时计数器为二十四进制计数器且每当计数累计满24产生一个进位信号Qcc ,当Mset 为“0”时计数器为十二进制计数器;每当计数累计满12产生一个进位输出信号Qcc 。

计数器的状态请采用“十六进制的数字显示器”显示。

(3)显示“上午”、“下午”的电路

设计一个采用logisim 软件提供的“Led 点阵”显示器和相应元器件以“上”和“下”的形式表示电子钟的“上午”和“下午”的电路,并封装,参考图2-3、2-4所示。

图2-3 led 点阵显示器

图2-4 led点阵封装图

显示“上午”、“下午”电路的输入输出引脚定义如下:

(a)Mset为控制显示上、下午的“Enable”输入信号,Mset为“1”不显示,Mset为“0”显示“上”或“下”;

(b)Q

D Q

C

Q

B

Q

A

为4个五位(4列?5行)的数据输出信号,提供“Led点阵”

显示器显示“上”、“下”的数据;

(c)AM/PM为显示“上”、“下”的控制信号,当AM/PM=1,显示“上”,当AM/PM=0,显示“下”。

(4)整点报时电路

设计一个10秒的整点报时电路,并封装,该电路在整点前10秒被触发,发出报时信息(用发光二极管的闪烁来表示),报时10秒结束,逻辑符号参见图2-5所示。

图2-5 整点报时电路

整点报时电路输入输出引脚定义如下:

(a)G、F为输入信号对应“分计数器”十位中的两位;

(b)E、D为输入信号对应“分计数器”个位中的两位;

(c)C、B为输入信号对应“秒计数器”十位中的两位;

(d)A为输入信号对应“秒计数器”个位的最低位;

(e)Q

为输出报时信号。

报时

(5)秒计时脉冲产生电路

按要求以logisim软件的8hz信号作为电路信号源,设计一个输出为1hz的脉冲信号电路,并封装,逻辑符号参见图2-6所示,它成为秒计数器的计数脉冲信号。

图2-6 秒计时脉冲产生电路

秒计时脉冲产生电路输入输出引脚定义如下:

(a)8hz为输入的脉冲信号;

(b)1hz为输出信号。

(6)闹钟10秒提醒电路(选做)

设计一个闹钟10秒提醒电路,并封装,该电路可以根据计数器的“时、分”输出状态和时间设定值(闹钟时间)所产生的控制信号,在“时间设定值”触发

一个10秒闹钟报时器,10秒后结束,逻辑符号参见图2-7所示。

闹钟电路输入输出引脚定义如下:

(a

SetAlarm为闹钟值设定输入控制信号;

(b

)(时间设定值)为输入信号,要求为“时,分”值,具体信号自己定义;(c)(时、分计数状态值)为输入信号,具体信号自己定义;

(d)Q

闹钟

为输出信号。

(7)多功能数字钟电路

充分利用(1)~(7)设计的“私”有元件和相应元器件,设计满足多功能电子钟“设计场景”要求的电路。

该电路“输入输出检查要求”参见图2-8所示。

(1)“MSet”为计时模式控制输入信号,当MSet为“1”时计数器为二十四进制计数器、为“0”时为十二进制计数器;

(2)“CP

U

、CP

D

”为计数器计数值进行加、减的输入脉冲信号;

(3)“Adj1、Adj0”

分别为“时、分”计数器控制输入信号,当Adji为“1”时累加、为“0”时累减(注意:“时、分”计数值不要同时校准);

(4)“Clr”为计数器的清除信号;

(5)“8hz信号”为电子钟脉冲输入信号;

(6)“Alarm”为闹钟值设定输入控制信号;

(7)

“时、分、秒”计数器的输出计数状态分别对应六个“十六进制的数字显示器”;

(8)“上、下午”输出信号分别对应“Led点阵”显示器;

(9)“闹钟”,“整点”输出信号分别对应两个“发光二极管”。

图2-8电子钟的“输入、输出检查要求”

5、实验方案设计

(1)具有校准计数值的六十进制计数器电路

1、个位:cpu=

cpd=

clr=

D=

cp=

十位:clr=

cpu=

cpd=

2、

图2-9 校准计数值的60进制计数器

(2)具有校准计数值的十二进制计数器或二十四进制的计数器电路

1、个位:clr=

cpu=

cpd=

十位:clr=

cpu=

cpd=

Qcc=

2、

图2-10调整计数值的十二进制或二十四进制计数器

(3)显示“上午”、“下午”的电路

1、Qe=

2、

图2-11 显示“上午”、“下午”电路

(4)整点报时电路

1、Q=

2、

图2-12 整点报时电路(5)秒计时脉冲产生电路

1:D0=

CP0=

D1=

CP1=

output=

2:

图2-13 秒计时脉冲产生电路

(6)闹钟10秒提醒电路(选做)

1:寄存器:D=时间设定值

cp=

=

图2-14 闹钟10秒提醒电路(7)多功能电子钟电路

图2-15多功能电子钟电路

图2-16多功能电子钟电路封装

6、实验结果记录

(1)“具有校准计数值的六十进制可逆计数器”“私有”元件的测试电路(采用16进制数字显示器显示计数值)

图2-17,2-18 校准计数值的60进制计数器测试_1 当adj=1时,cpu脉冲加计数

图2-19,2-20,2-21校准计数值的60进制计数器测试_2 当adj奇数次为0时,cpd脉冲个位减计数校准;

当adj偶数次为0时,cpd脉冲十位减计数校准.

图2-22,2-23校准计数值的60进制计数器测试_3 clr脉冲清零.

(2)“具有校准计数值的十二进制计数器或二十四进制的计数器”“私有”

元件的测试电路(采用16进制数字显示器显示计数值)

图2-24,2-25校准计数值的十二或二十四进制计数器测试_1 当mset=1时,24进制计数器,mset=0时为12进制计数器

图2-26,2-27校准计数值的十二或二十四进制计数器测试_2 当adj=1时,cpu脉冲加计数

图2-28,2-29,2-30校准计数值的十二或二十四进制计数器测试_3 当adj奇数次为0时,cpd脉冲个位减计数校准;

当adj偶数次为0时,cpd脉冲十位减计数校准.

图2-31校准计数值的十二或二十四进制计数器测试_4 clr脉冲清零

(3)显示“上午”、“下午”“私有”元件的测试电路(采用4*5Led显示器上、下)

图2-32,2-33显示“上午”、“下午”“私有”元件的测试电路_1 Mset=1时显示上午/下午,Mset=0时不显示.

图2-34,2-35显示“上午”、“下午”“私有”元件的测试电路_2 AM/PM=1时显示下午,AM/PM=0时显示上午.

(4)电子钟整点报时“私有”元件的测试电路(采用Led灯的闪烁表示)

图2-36,2-37电子钟整点报时“私有”元件的测试电路G为分_十位_c; F为分_十位_a; E为分_个位_d; D为分_个位_a;

C为秒_十位_c; B为秒_十位_a; A为秒_个位_a

(5)秒计时脉冲产生“私有”元件的测试电路(采用Led灯的闪烁表示)

图2-38秒计时脉冲产生“私有”元件的测试电路

(6)闹钟10秒提醒电路“私有”元件的测试电路(采用Led灯的闪烁表示)

图2-39闹钟10秒提醒电路“私有”元件的测试电路时间设定值与时、分计数状态值相同时,Q闹钟输出一个脉冲;

当setAlarm为1时可以通过时间设定值输入段输入要求的闹钟。

(7)按多功能数字钟电路系统输入、输出信号要求,给出多功能数字钟电

路的测试电路

图2-40多功能数字钟电路的测试电路

7、实验后的思考

(1)实验的难点在哪些方面?

主要在于可校准的60/12/24计数器的可校准功能,以及10秒闹钟的设计还

有最后的零部件拼接上。

(2)本次实验容你有什么好的建议?

在对adj的功能介绍时希望能更加详细一些,我费了很长功夫才理解adj的具体功能

数字电子时钟实验报告材料

华大计科学院 数字逻辑课程设计说明书 题目:多功能数字钟 专业:计算机科学与技术 班级:网络工程1班 姓名:刘群 学号: 1125111023 完成日期:2013-9

一、设计题目与要求 设计题目:多功能数字钟 设计要求: 1.准确计时,以数字形式显示时、分、秒的时间。 2.小时的计时可以为“12翻1”或“23翻0”的形式。 3.可以进行时、分、秒时间的校正。 二、设计原理及其框图 1.数字钟的构成 数字钟实际上是一个对标准频率 1HZ)进行计数的计数电路。由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路。图 1 所示为数字钟的一般构成框图。 图1 数字电子时钟方案框图

⑴多谐振荡器电路 多谐振荡器电路给数字钟提供一个频率1Hz 的信号,可保证数字钟的走时准确及稳定。 ⑵时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成。其中秒个位和秒十位计数器、分个位和分十位计数器为60 进制计数器。而根据设计要求,时个位和时十位计数器为24 进制计数器。 ⑶译码驱动电路 译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态,并且为保证数码管正常工作提供足够的工作电流。 ⑷数码管 数码管通常有发光二极管(LED)数码管和液晶(LCD)数码管。本设计提供的为LED数码管。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2,电容C1、C2 构成一个多谐振荡器,利用电容的充放电来调节输出V0,产生矩形脉冲波作为时钟信号,因为是数字钟,所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元 六片74LS90 芯片构成计数电路,按时间进制从右到左构成从低位向高位的进位电路,并通过译码显示。在六位LED 七段显示起上显示

数字逻辑个性课实验报告

学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期

译码器的设计与实现 【实验要求】: (1)理解译码器的工作原理,设计并实现n-2n译码器,要求能够正确地根据输入信号译码成输出信号。(2)要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 (1)掌握译码器的工作原理; (2)掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板,69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制,利用led灯输出32种显示 二·真值表

三·电路图和表达式

四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) (一)设计步骤 (4) (二)数字钟的构成 (4) (三)数字钟的工作原理 (5) 六、总结 (9) 1

一、前言 此次实验是第一次做EDA实验,在学习使用软硬件的过程中,自然遇到很多不懂的问题,在老师的指导和同学们的相互帮助下,我终于解决了实验过程遇到的很多难题,成功的完成了实验,实验结果和预期的结果也是一致的,在这次实验中,我学会了如何使用Quartus II软件,如何分层设计点路,如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解,将其运用到了实际中来,明白了学习电子技术基础的意义,也达到了其培养的目的。也明白了一个道理:成功就是在不断摸索中前进实现的,遇到问题我们不能灰心、烦躁,甚至放弃,而要静下心来仔细思考,分部检查,找出最终的原因进行改正,这样才会有进步,才会一步步向自己的目标靠近,才会取得自己所要追求的成功。 2

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法; 4通过实训学习元器件的选择及集成电路手册查询方法; 5通过实训掌握电子电路调试及故障排除方法; 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求: 1、24小时为一个计数周期; 2、具有整点报时功能; 3、定时闹铃(未完成) 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”,“分”,“秒”计数器和定时器组成。干电路系统由秒信号发生 3

数字电子钟实验报告

咸阳师范学院物理与电子工程学院 课程设计报告 题目: 班级: 姓名: 学号: 指导教师: 成绩: 完成日期:年月

目录 第一章概述 3 第二章数字电子钟的电路原理 4 第三章电路调试与制作11 第四章总结与体会12 第五章附录13

第一章概述 数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,运运超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便,而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等,所有这些,都是以钟表数字化为基础的。因此,研究数字钟及扩大其应用,有着非常现实的意义。 虽然市场上已有现成的数字集成电路芯片出售,价格便宜,使用方便,这里所制作的数字电子可以随意设置时,分的输出,是数字电子中具有体积小、耗电省、计时准确、性能稳定、维护方便等优点。 课程设计目的 (1)加强对电子制作的认识,充分掌握和理解设计个部分的工作原理、设计过程、选择芯片器件、电路的焊接与调试等多项知识。 (2)把理论知识与实践相结合,充分发挥个人与团队协作能力,并在实践中锻炼。 (3)提高利用已学知识分析和解决问题的能力。 (4)提高实践动手能力。

第二章数字电子钟的电路原理 数字电子钟的设计与制作主要包括:数码显示电路、计数器与校时电路、时基电路和闹铃报时电路四个部分。 1.数码显示电路 译码和数码显示电路是将数字钟的计时状态直观清晰地反映出来。显示器件选用FTTL-655SB双阴极显示屏组。在计数电路输出信号的驱动下,显示出清晰的数字符号。 2.计数器电路 LM8560是一种大规模时钟集成电路它与双阴极显示屏组可以制成数字钟钟控电路。 3.校时电路 数字钟电路由于秒信号的精确性和稳定性不可能做到完全准确无误,时基电路的误差会累积;又因外部环境对电路的影响,设计产品会产生走时误差的现象。所以,电路中就应该有校准时间功能的电路。通过手动调节按键,达到校准的目的。 4.定时报警电路 当调好定时间后并按下开关K1(白色键),显示屏右下方有红点指示,到定时时间有驱动信号经R3使VT1工作,即可定时报警输出。 芯片资料 LM8560是一种大规模时钟集成电路它与双阴极显示屏组可以制成数字钟钟控电路。作为时钟,它准确醒目;作为控制开关,它动作无误;在1小时59分钟或59分钟内,能任意暂停,使用十分方便。 仔细观察从0-9的每个数字并比较图1所示的笔段。内部电路参看图2, LM8560各脚功能,参看图3。

华中科技大学计算机学院数字逻辑实验报告2(共四次)

数字逻辑实验报告(2) 姓名: 学号: 班级: 指导教师: 计算机科学与技术学院 20 年月日

数字逻辑实验报告(2)无符号数的乘法器设计

一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法,通过工具软件logisim进行无符号数的乘法器的设计和验证,记录实验结果,验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程,使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 (1)四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算,其结构框图如图3-1所示。设被乘数为b(3:0),乘数为a(3:0),乘积需要8位二进制数表示,乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成,其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8,确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作,在这里可以不用逻辑器件来实现,而仅通过数据连线的改变(两个分线器错位相连接)就可实现。

a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 (2)32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算,其结构框图如图3-3所示。设被乘数为b(31:0),乘数为a(3:0),乘积也用32位二进制数表示,乘积为p(31:0)。这里,要求乘积p能用32位二进制数表示,且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进,将数据通路上的数据位宽都改为32位,即可实现Mul32 4。 (3)32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算,其结构框图如图3-4所示。设被乘数为b(31:0),乘数为a(31:0),乘积也用32位二进制数表示,乘积为p(31:0)。这里,要求乘积p能用32位二进制数表示,且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件,实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20

数字电子钟课程设计实验报告

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名:张涛学号: 李子鹏学号: 课程设计题目:数字电子钟的设计 起迄日期:2017年1月4日~2017年7月10日 课程设计地点:科学楼 指导教师:姚爱琴 2017年月日 课程设计任务书

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目:数字电子钟的设计 学生姓名:张涛学号: 李子鹏学号:

指导教师:姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目:数字电子钟的设计 学生姓名:张涛学号: 李子鹏学号: 指导教师:姚爱琴 2017 年月日

目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时,分,秒计时的装置,具有较高的准确性和直观性等各方面的优势,而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理,在设计数字电子钟的过程中,用数字电子技术的理论和制作实践相结合,进一步加深数字电子技术课程知识的理解和应用,同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟,首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高,因此,需要进行分频,使得高频脉冲信号变成适合于计时的低频脉冲信号,即“秒脉冲信号”(频率为1Hz)。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是:60秒=1分,60分=1小时,24小时=1天,就需要分别设计60进制,24进制计数器,并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器,是“时”、“分”、“秒”得以数字显示出来。 值得注意的是:任何记时装置都有误差,因此应考虑校准时间电路。校时电路一般

数字逻辑实验报告

. 武汉理工大学

2017 年月日 实验一:一位全加器 实验目的: 1. 掌握组合逻辑电路的设计方法; 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言; 3. 掌握1 位全加器电路的设计与实现。 试验工具: 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理: Ci+A+B={Co,S} 全加器真表

全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤: (一)新建工程: 1、打开 Vivado 2014.2 开发工具,可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件; 2、单击上述界面中 Create New Project 图标,弹出新建工程向导。 3、输入工程名称、选择工程存储路径,并勾选Create project subdirectory选项,为工程在指 定存储路径下建立独立的文件夹。设置完成后,点击Next。注意:工程名称和存储路径中不能出现中文和空格,建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项,并勾选Do not specify sources at this time,为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台,选择对应的FPGA目标器件。(在本手册中,以Xilinx大学计 划开发板Digilent Basys3 为例,FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件,即Family 和Subfamily 均为Artix-7,封装形式(Package)为CPG236,速度等级(Speed grade)为-1,温度等级(Temp Grade)为C)。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致,一致请点击Finish,不一致,请返 回上一步修改。 7、得到如下的空白Vivado 工程界面,完成空白工程新建。

数字时钟设计实验报告

电子课程设计题目:数字时钟

数字时钟设计实验报告 一、设计要求: 设计一个24小时制的数字时钟。 要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。 发挥:增加闹钟功能。 二、设计方案: 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时;24进制计数器完成时计时;采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图: 图一 数字时钟电路框图 译码器 译码器 译码器 时计数器 (24进制) 分计数器 (60进制) 秒计数器 (60进制) 校 时 电 路 秒信号发生器

四、电路原理图: (一)秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分,它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ?振荡器: 通常用555定时器与RC构成的多谐振荡器,经过调整输出1000Hz 脉冲。 ?分频器: 分频器功能主要有两个,一是产生标准秒脉冲信号,一是提供功能 扩展电路所需要的信号,选用三片74LS290进行级联,因为每片为1/10分频器,三片级联好获得1Hz标准秒脉冲。其电路图如下: 图二秒脉冲信号发生器 (二)秒、分、时计时器电路设计 秒、分计数器为60进制计数器,小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位,当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端,同时产生一个脉冲给分的个位。其电路图如下:

电子时钟实验报告_电子时钟

电子时钟实验报告 一、实验目的 学习8051定时器时间计时处理、按键扫描及LED数码管显示的设计方法。二、设计任务及要求 利用实验平台上4个LED数码管,设计带有闹铃功能的数字时钟,要求:1.在4位数码管上显示当前时间,显示格式为“时时分分”; 2.由LED闪动做秒显示; 3.利用按键可对时间及闹玲进行设置,并可显示闹玲时间。当闹玲时间到蜂鸣器发出音乐,按停止键使可使闹玲声停止。 三、工作原理及设计思路 利用单片机定时器完成计时功能,定时器0计时中断程序每隔5ms中断一次并当作一个计数,每中断一次计数加1,当计数200次时,则表示1s到了,秒变量加1,同理再判断是否1min钟到了,再判断是否1h到了。为了将时间在LED数码管上显示,可采用静态显示法和动态显示法,由于静态显示法需要数据锁存器等较多硬件,可采用动态显示法实现LED显示。 闹铃声由交流蜂鸣器产生,电路如右图,当P1.7输出不同频率的方波,蜂鸣器便会发出不同的声音。 四、电路设计及描述 (1)硬件连接部分: 在ZKS-03单片机综合实验仪上有四位共阳LED数码管,其标号分别为LED1~LED4。为了节省MCU的I/O口,采用串行接口方式,它仅占用系统2个I/O 口,即P1.0口和P1.1口,一个用作数据线SDA,另一个用作时钟信号线CLK,

它们都通过跳线选择器JP1相连。 由于采用共阳LED数码管,它的阴极分别通过限流电阻R20~R27连接到控制KD_0~KD_Q7。这样控制8个发光二极管,就需要8个I/O口。但由于单片机的I/O口资源是有限的,因此常采用实验电路所示的串并转换电路来扩充系统资源。串并转换电路其实质是一个串入并处的移位寄存器,串行数据再同步移位脉冲CLK的作用下经串行数据线SDA把数据移位到KD_0~KD_Q7端,这样仅需2根线就可以分别控制8个发光二极管的亮灭。而P0口只能作地址/数据总线,P2口只能作地址总线高8位,P3.0、P3.1作为串行输入、输出接口,实验仪上单片机可用作I/O的口仅有:P1.0--P1.7,8位;P3.2、P3.3、P3.4、P3.5,4位。其中:P1.0用作数据线SDA,P1.1用作时钟信号CLK,所以P1.0和P1.1应该接对应跳线的A位,即跳线的中间和下面相连。P1.3、P1.4、P1.5和P1.6是四个数码管的位扫描线,其中P1.6对应数码管W1,显示小时高位;P1.5对应数码管W2,显示小时低位;P1.4对应数码管W3,显示分钟高位;P1.3对应数码管W4,显示分钟低位。P1.7连接蜂鸣器电路,输出不同频率的方波,使其发出不同的声音。P1.2用来控制秒的闪烁显示。故,P1.2也应该接对应跳线的A位。 其显示电路如下图所示: P3.2、P3.3、P3.4、P3.5分别连接单刀双掷开关S1、S2、S3、S4,从而输入高低电平。将S2S1定义为功能模式选择开关;S3定义为分钟数调整开关;S4定义为小时数调整开关。 当S2S1=00时,显示当前时间,不进行任何操作。 当S2S1=01时,显示当前时间,同时可进行时钟调整,若S3=1,分钟数持续加1,若S4=1,小时数持续加1。

数字逻辑实验报告。编码器

数字逻辑实验实验报告 脚分配、1)分析输入、输出,列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2)创建新的工程,加载需要使用的IP 核。 3)创建BD 设计文件,添加你所需要的IP 核,进行端口设置和连线操作。 4)完成原理图设计后,生成顶层文件(Generate Output Products)和HDL 代码文件(Create HDL Wrapper)。 5)配置管脚约束(I/O PLANNING),为输入指定相应的拨码开关,为输出指定相应的led 灯显示。

6)综合、实现、生成bitstream。 7)仿真验证,依据真值表,在实验板验证试验结果。

实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确,要抓住重点,可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上,验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用,以使实验者获得深刻和系统的理解,在实践上,掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验,是创新型实验还是综合型实验。 实验环境实验用的软硬件环境(配置)。 实验内容(含电路原理图/Verilog程序、管脚分配、仿真结果等;扩展内容也列入本栏)这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图,再配以相应的文字说明,这样既可以节省许多文字说明,又能使实验报告简明扼要,清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合,如出现异常,如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题,个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。

电子时钟实验报告_电子时钟

电子时钟实验报告

一、实验目的 学习8051定时器时间计时处理、按键扫描及LED数码管显示的设计方法。 二、设计任务及要求 利用实验平台上4个LED数码管,设计带有闹铃功能的数字时钟,要求: 1.在4位数码管上显示当前时间,显示格式为“时时分分”; 2.由LED闪动做秒显示; 3.利用按键可对时间及闹玲进行设置,并可显示闹玲时间。当闹玲时间到蜂鸣器发出音乐,按停止键使可使闹玲声停止。 三、工作原理及设计思路 利用单片机定时器完成计时功能,定时器0计时中断程序每隔5ms中断一次并当作一个计数,每中断一次计数加1,当计数200次时,则表示1s到了,秒变量加1,同理再判断是否1min钟到了,再判断是否1h到了。为了将时间在LED数码管上显示,可采用静态显示法和动态显示法,由于静态显示法需要数据锁存器等较多硬件,可采用动态显示法实现LED显示。 闹铃声由交流蜂鸣器产生,电路如右图,当P1.7输出不同频率的方波,蜂鸣器便会发出不同的声音。 四、电路设计及描述 (1) 硬件连接部分: 在ZKS-03单片机综合实验仪上有四位共阳LED数码管,其标号分别为LED1~LED4。 为了节省MCU的I/O口,采用串行接口方式,它仅占用系统2个I/O口,即P1.0口和P1.1口,一个用作数据线SDA,另一个用作时钟信号线CLK,它们都通过跳线选择器JP1相连。 由于采用共阳LED数码管,它的阴极分别通过限流电阻R20~R27连接到控制KD_0~KD_Q7。这样控制8个发光二极管,就需要8个I/O口。但由于单片机的I/O口资源是有限的,因此常采用实验电路所示的串并转换电路来扩充系统资源。串并转换电路其实质是一个串入并处的移位寄存器,串行数据再同步移位脉冲CLK的作用下经串行数据线SDA把数据移位到KD_0~KD_Q7端,这样仅需2根线就可以分别控制8个

华中科技大学数字逻辑实验报告

华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师: 完成时间:

实验一:组合逻辑电路的设计 一、实验目的: 1.掌握组合逻辑电路的功能测试。 2.验证半加器和全加器的逻辑功能 3.学会二进制的运算规律。 二、实验所用组件: 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片,三输入三与非门74L10,电线若干。 三、实验内容: 内容A:全加全减器。 实验要求: 一位全加/全减法器,如图所示: 电路做加法还是做减法运算是由M决定的,当M=0做加法,M=1做减法。当作为全加法起时输入A.B和Cin分别为加数,被加数和低位来的进位,S和数,Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数,减数和低位来的借位,S为差,Co为向上的借位。 实验步骤: 1.根据功能写出输入/输出观察表:

2. 3.做出卡诺图,确定输出和激励的函数表达式:

4.根据逻辑表达式作出电路的平面图: 5.检查导线以及芯片是否完好无损坏,根据平面图和逻辑表达式连接电路。 实验结果: 电路连接好后,经检测成功实现了一位全加/全减法器的功能。 内容B:舍入与检测电路的设计: 试验要求: 用所给定的集合电路组件设计一个多输出逻辑电路,该电路的输入为8421码,F1为“四

舍五入”输出信号,F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于(5)10时,电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时,电路的输出F2=1,其他情况F2=0。该电路的框图如下所示: (1)按照所设计的电路图接线,注意将电路的输入端接试验台的开关,通过拨动开关输入8421代码,电路输入按至试验台显示灯。 (2)每输入一个代码后观察显示灯,并将结果记录在输入/输出观察表中。 实验步骤 1.按照所给定的实验要求填写出F1,F2理论上的真值表。 2.根据真值表给出F1和F2的卡诺图。

数字电子时钟实验报告

一、设计题目与要求 设计题目:多功能数字钟 设计要求: 1.准确计时,以数字形式显示机器人行走的时、分、秒的时间。 二、设计原理 1数字钟的组成部分 ⑴555定时器组成的方波发生电路 多谐振荡器电路给数字钟提供一个频率1Hz 的信号,可保证数字钟的走时准确及稳定。 ⑵时间计数器电路 时间计数电路分成三个模块,时,分,秒:时用24进制计数器实现;分,秒用60进制计数器实现。 ⑶译码显示电路 译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态,并在显示电路显示相应系数。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2,电容C1、C2 构成一个多谐振荡器,利用电容的充放电来调节输出V0,产生矩形脉冲波作为时钟信号,因为是数字钟,所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元

六片74LS90 芯片构成计数电路,按时间进制从右到左构成从低位向高位的进位电路,并通过译码显示。在六位LED 七段显示起上显示对应的数值。 三、元器件 1.实验中所需的器材. Vcc 5V 电源?. 共阴七段数码管6 个?. 74LS90D 集成块6 块?. 74HC00D 6个以及其他元件 LM555CM 1个 电阻 6个 10uF 电容 2个 2.芯片内部结构及引脚图

图2 LM555CM集成块 图374LS90D集成块 五、各功能块电路图 1秒脉冲发生器主要由555 定时器和一些电阻电容构成,原理是利用555 定时器的特性,通过电容的充放电使VC 在高、低电平之间转换。其中555 定时器的高、低电平的门阀电压分别是2/3VCC 和1/3VCC 当电容器充电使VC 的电压大于2/3VCC 则VC 就为高电平,然 而由于反馈作用又会使电容放电。当VC 小于1/3VCC 时,VC 就为低电平。同样由于反馈作用又会使电容充电。通过555 定时器的这一性质我们就可以通过计算使他充放电的周期刚好为1S这样我们就会得到1HZ 的信号。其中555 定时器的一些功能对照后面目录。其中555 定时器组成的脉冲发生器电路见:方波发生器的部分。

多功能数字电子钟实验报告

一、设计题目 多功能数字电子钟 二、设计目的 1、掌握数字电路中计数、分频、译码、显示及时钟脉冲振荡器等组合逻辑电路与时序逻辑电路的综合应用。 2、掌握多功能数字钟电路设计方法、装调技术及数字钟的扩展应用。 三、设计内容及要求 1、基本要求 a)准确计时,以数字形式显示时、分、秒的时间; b)小时以24进制,分和秒为60进制; c)具有校时电路 2、设计数字钟的整体电路并画出电路图 3、组装、调试单元电路及整体电路 四、设计过程 1、查阅资料,了解数字钟电路的基本原理并画出原理框图 数字钟电路系统主要由主体电路和扩展电路两大部分组成,其中主体电路完成数字钟的基本功能,扩展电路完成数字钟的扩展功能。振荡器、分频器、计时电路、译码显示电路与校时电路五大部分组成数字钟的整体电路。其中计时电路即为时间的计时,校时电路主要是在时间不准确时调节时间到准确的时间点上。系统组成原理框图如下图1.1所示。 图1.1 数字电子钟原理框图

由以上的原理图可知,本电路主要由振荡器和分频器产生1HZ(即1秒)的秒脉冲,用秒脉冲驱动计数器开始计时。因为每分钟60秒,每小时60分钟,所以应该有24进制的“时计数器”、60进制的“分计数器”、60进制的“秒计数器”。当“秒计数器”计数到59后,下一个脉冲到达时“分计数器”就进1,“分计数器”计数到59后,再来一个脉冲“时计数器”就进1。把秒计数器的输出进行译码、显示时钟秒。分计数器的输出经译码、显示时钟分。时计数器的输出经译码、显示时钟时。例如,当计时到20:59:59时,再来一个脉冲后,就会显示21:00:00。 60进制计数器 其中,“秒”和“分”的计数器都是60进制计数器,由一级十进制计数器和一级六进制计数器级联组成。十进制计数器的复位方法我们平常已经熟悉了(即用74LS90组成:其中R0(1)=R0(2)=R1(1)=R1(2)=0),6进制计数器的复位方法是:当CP输入端输入第六个脉冲时,它的四个触发器输出的状态为“0110”,这时QbQc均为高电平“1”。将它们相“与”(用两级“与非”门,保证复位信号为高电平)后,送到计数器的清除端Cr,使计数器复“0”,从而实现60进制计数。原理图见图1.2。 图1.2 60进制计数器 24进制计数器 24进制计数器由两级十进制计数器级联、“与非门”和“非门”共同组成。原理为:当“时”计数器个位输入端CP脉冲到来第十个触发脉冲时,“时”的个位计数器复“0”,并向“时”的十位进位,在第24个触发脉冲到来时,“时”的个位计数器的四级触发器状态为“0100”,而“时”的十位计数器的状态为“0010”,这时“时”的个位计数器的Qc和“时”的十位计数器的Qb输出为“1”,把它们相“与”经两级反相器反相后,送到“时”计数器的清除端Cr,使计数器复“0”。使计数器复“0”。从而实现了24进制计数。原理图如图1.3所示。 图1.3 24进制计数器

数字逻辑实验报告

数字逻辑实验报告:加法器

安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26

注:实验报告应包含(实验目的,实验原理,主要仪器设备和材料,实验过程 和步骤,实验原始数据记录和处理,实验结果和分析,成绩评定)等七项内容。具体内容可根据专业特点和实验性质略作调整,页面不够可附页。 实验目的:学会使用实验箱搭建基本组合逻辑电路。 实验原理:全加器是中规模组合逻辑器件,它实现二进制数码的加法运算,是计算机中最基本的运算单元电路。一位加法器有三个输入端Ai 、B i 、C i -1,即被加数,有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算;另外,全加器还可以实现组合逻辑函数。 主要仪器设备和材料:数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86,导线 实验过程和步骤: ①关闭实验箱的电源开关,将三个芯片正确地安装在实验箱装置上; ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来,,再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ai B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

VHDL电子钟实验报告

期末大作业课程设计实验报告设计题目:基于VHDL电子钟的设计

目录 一、概述 (3) 1.1目的 (3) 1.2课程设计的要求和功能 (3) 二、总结 (3) 2.1课程设计进行过程及步骤 (3) 2.2所遇到的问题,如何解决问题 (15) 2.3体会收获以及建议 (15) 3.4参考资料(书,网络资料) (15) 三、教师评语 (16) 四、成绩 (16)

一、概述 1.1目的 1. 基于CPLD系统模块板,设计一个电子钟。来熟悉CPLD的工作原理以及 对VHDL的使用。 2. 通过设计出一个电子钟具有校时功能,来巩固分频,键盘扫描,计数,动 态扫描等知识内容。 1.2课程设计的要求和功能 设计一个电子钟,能进行正常的时分秒计时功能,分别有六个数码管显示24小时,60分钟,60秒的计数器显示。 利用实验箱系统上的按键实现“校时”、“校分”功能: (1)按下“SA”键时,计时器快速递增,按24小时循环,进行时校正; (2)按下“SB”键时,计分器快速递增,按60分循环,进行分校正 (3)按下“SC”键时,秒清零,进行秒校正; 二、总结 2.1课程设计进行及步骤 1.设计提示 系统框图见下

2.系统结构设计描述(1)系统顶层文件 1.顶层原理图见下

2.各个模块的解释 (1)五个输入量clk50MHz,SA,SB,SC,reset: 其中clk50MHz为总体系统提供时钟,并且经过分频来分别对电子 钟模块提供时钟,产生一秒一秒的进位信号,对显示模块的计数器 提供时钟实现显示模块的扫描功能,对按键去抖动提供时钟,实现 键盘扫描的功能。SA,SB,SC用来控制按键,实现按键控制,SA是 实现“时”加一,SB是实现“分”加一,SC是实现“秒”清零。 Reset是来控制按键功能的使能。 (2)按键功能模块 三个输入chos ,date0,date1的功能是:chos接受来自按键的信号, 若按键按下,则将date0的内容,也就是通过按键产生的脉冲来控 制电子钟进行加一,若按键没有按下,则将“秒”分频信号接入电 子钟的clk计数输入端,通过时钟脉冲来控制电子钟。 (3)电子钟计数模块 有5个输入ci,nreset,load,clk,d[7..0],作用分别是ci是使能端,直 接接高电位,nreset是复位,load和d[7..0]是用来置数的,clk提供 计数时钟,也就是一秒一个脉冲。 输出端有三个,co是进位功能,只有“秒”和“分”模块有效, qh[3..0],ql[3..0]是分位的数字输出端,一个是十位,一个是个位。

数字逻辑设计实验报告-实验13教材

浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师(签名 ) 日期 注意: ● 务请保存好各自的源代码,已备后用。 ● 完成本实验后,将实验项目文件和实验报告,压缩为rar 文件,上传ftp 。如没有个人 文件夹,请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为:学号_日期_实验XX ,如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=,自己写出设计过程,画出接线图,并验证其逻辑功能。 计算得到m0=m7=0,m2=m4=m5=m6=1,m1=m3=D (1) 设计原理图 (2) 仿真,模拟验证,若组合成总线显示时,需要注意高低位

(3)组合输出信号 (4)配置管脚 (5)下载到FPGA

(6) 74LS151的输入端接逻辑电平输出(拨位开关),输出端Z 接逻辑电 平显示(发光二极管)。逐项测试电路的逻辑功能,记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=,自己写出设计过程,画出接线图,并验证其逻辑功能。芯片插法,电源、地线接法与实验内容1相同,这里只需要自己实现逻辑函数,然后连线实现其功能。 (1) 设计原理图 (2) 仿真,模拟验证,若组合成总线显示时,需要注意高低位

数字电子钟实验报告

目录 一、设计目的、意义 (1) 二、设计内容 (1) 1总体设计方案简介 (1) 2单元电路设计 (2) 3总电路图 (6) 4仿真结果 (7) 三、结果分析 (8) 四、设计总结 (8) 五、设计心得 (9) 参考文献 (10) 附录 (11)

一、设计目的、意义 1.巩固和加深对电子线路基本知识的理解,提高综合运用课程知识的能力。 2.培养学生根据课程需要自学参考书籍,查阅手册、图表和文献资料的能力。 3.通过实际电路方案的分析比较、设计计算、元件选取、安装调试等环节,初步掌握简单实用电路的分析方法和工程设计方法。 4.掌握常用仪器设备的正确使用方法,学会简单电路的调试和整机指标测试方法,提高动手能力。 5.了解与课程有关的电子线路及元器件工程技术规范,按课程设计任务书的要求编写设计说明书,能正确反映设计的实验结果,能正确绘制电路图。 二、设计内容 1.总体设计方案简介 电路总体框图如图2.1所示: 图2.1 数字钟原理框图 电路由振荡器、分频器、“时”“分”“秒”对应的计数器、译码显示器、校时电路、整点报时电路和闹钟电路等构成。

电路的工作原理是:振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位,分计数器计满60后向时计数器进位,时计数器设置成24进制计数器。计数器的输出送译码显示器显示。计时出现误差时可以用校时电路进行校时、校分、校秒。由分计数器、秒计数器的结果控制整点报时电路。当时计数器、分计数器计数到与闹钟设置电路设置的时间相同时实现闹钟功能,蜂鸣器响一分钟。 2.单元电路设计 1). 振荡器 由555定时器构成的多谐振荡器 产生1kHz的脉冲信号,电路参数如图 2.2。通过调节R3在输出端得到比较精 准的1kHz脉冲信号。 2). 分频器 分频器的功能有两个:一是产生标 准脉冲信号,二是提供整点报时电路用 的1kHz的高音频信号和500Hz的低音 频信号。选用三片74LS90完成上述功 能。第一片的Q A端输出频率为500Hz, 第二片的Q D端输出为10Hz,第三片的 Q D端输出为1Hz。电路如图2.3。 图2.2 振荡器 图2.3 分频器

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