VHDL课程总结

成绩组成说明

←30分平时成绩+70分笔试成绩

←平时成绩：

←实验考勤+实验作业

←题型：

←填空题15分+简答题15分+改错题20分+程序题30分+设计方案题20分

第一章

←1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？

←2、EDA技术的优势是什么？

←3、EDA的设计流程包括哪几个环节？

1.设计输入(原理图/HDL文本编辑)；

2.综合；

3.适配；

4.时序仿真与功能仿真；

5.编程下载；

6.硬件测试。

←4、硬件描述语言的种类有哪些？

←5、自顶向下设计方法的优点是什么？

在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。

←6、ip核可分为哪几类？

软IP、固IP、硬IP

←7、ip在EDA技术的应用和发展中的意义是什么？

←IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

第二章

←1、可编程逻辑器件经历哪些发展过程？

←2、Altera公司的PLD芯片主要有哪些系列？

第三章

←1、一个完整的VHDL程序包括哪几个部分？其作用是什么？

←2、VHDL中标示符的命名规则是什么？

←3、端口模式有哪些？

←4、VHDL中有哪些基本的数据类型？

←5、常用的VHDL程序包有哪些？

第五章

←1、简述信号和变量的区别

←2、进程的特点是什么？

←3、VHDL语言有哪几种描述方式？

第六章

←1、列举5个宏功能模块

←2、Quartus能够接受的两种RAM或ROM初始化文件的格式是？

←3、给出锁相环的工作原理。

←4、已知实验板上有一个10MHZ的有源晶振，现在要产生1MHZ 的正弦波，请提出设计方案

第七章

←1、状态机的优点

←2、一般的状态机结构包括哪几个部分？各自的功能是什么

？

←3、状态机的状态编码有哪几种？各自的优缺点是什么？

4、常用的去除毛刺的方法有哪几种

第八章

←1、资源优化可以通过哪几种方式实现

←2、速度优化可以通过哪几种方式实现？

改错题

←给出一段程序代码修改其中的错误

编程题

←1、用VHDL实现某一芯片的功能

←2、计数并译码显示

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity fenpin1 is

port(clk:in std_logic;

clk1hz,clk1khz:out std_logic);

end fenpin1;

architecture aa of fenpin1 is

signal clk1k,clk1:std_logic;

begin

process(clk)

variable q:integer range 0 to 20479:=0; begin

if rising_edge(clk) then

if q=20479 then

clk1k<= not clk1k;

q:=0;

else q:=q+1;

end if;

end if;

end process;

clk1khz<=clk1k;

process(clk1k,clk1)

variable q1:integer range 0 to 499:=0; begin

if rising_edge(clk1k)then

if q1=499 then

clk1<= not clk1;

q1:=0;

else

q1:=q1+1;

end if;

end if;

clk1hz<=clk1;

end process;

end aa;

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt10 is

port(clk:in std_logic;

clkout:out std_logic;

q:buffer std_logic_vector(3 DOWNTO 0)); end entity;

architecture one of cnt10 is

begin

process(clk)

begin

if (clk'event and clk='1')

then

if q="1001" then

q<="0000";

clkout<='1';

else

q<=q+1;

clkout<='0';

end if;

end if;

end process;

end one;

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt6 is

port(clk:in std_logic;

clkout:out std_logic;

q:buffer std_logic_vector(3 DOWNTO 0)); end entity;

architecture one of cnt6 is

begin

process(clk)

begin

if (clk'event and clk='1')

then

if q="0101" then

q<="0000";

clkout<='1';

else

q<=q+1;

clkout<='0';

end if;

end if;

end process;

end one;

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity decode is

port(clk:in std_logic;

mg,ms,fg,fs:in std_logic_vector(3 DOWNTO 0); atog:out std_logic_vector(6 DOWNTO 0);

sel:out std_logic_vector(3 DOWNTO 0));

end entity;

architecture one of decode is

signal s:integer range 0 to 3:=0; signal q:std_logic_vector(3 DOWNTO 0); begin

process(clk)

begin

if rising_edge(clk)then

s<=s+1;

end if;

end process;

process(s,mg,ms,fg,fs)

begin

if s=0 then

q<=mg;

sel<="0001";

elsif s=1 then

q<=ms;

sel<="0010";

elsif s=2 then

q<=fg;

sel<="0100";

elsif s=3 then

q<=fs;

sel<="1000";

else

q<="0000";

sel<="0000";

end if;

end process;

process(q)

begin

case q is --段码选择输出

when "0001"=> atog<="0000110"; --1 when "0010"=> atog<="1011011"; --2 when "0011"=> atog<="1001111"; --3 when "0100"=> atog<="1100110"; --4 when "0101"=> atog<="1101101"; --5 when "0110"=> atog<="1111101"; --6 when "0111"=> atog<="0100111"; --7 when "1000"=> atog<="1111111"; --8 when "1001"=> atog<="1101111"; --9 when others=> atog<="0111111"; --0 end case;

end process;

end one;

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt is

port(clk:in std_logic;

atog:out std_logic_vector(6 DOWNTO 0); sel:out std_logic_vector(3 DOWNTO 0)); end entity;

architecture one of cnt is

component fenpin1 is

port(clk:in std_logic;

clk1hz,clk1khz:out std_logic);

end component;

component cnt10 is

port(clk:in std_logic;

clkout:out std_logic;

q:buffer std_logic_vector(3 DOWNTO 0)); end component;

component cnt6 is

port(clk:in std_logic;

clkout:out std_logic;

q:buffer std_logic_vector(3 DOWNTO 0));

end component;

component decode is

port(clk:in std_logic;

mg,ms,fg,fs:in std_logic_vector(3 DOWNTO 0);

atog:out std_logic_vector(6 DOWNTO 0);

sel:out std_logic_vector(3 DOWNTO 0));

end component;

signal

clk1hz,clk200hz,clk_ms,clk_fg,clk_fs,clk_sg:std_logic;

signal mg,ms,fg,fs:std_logic_vector(3 DOWNTO 0);

begin

u1:fenpin1 port map(clk,clk1hz,clk200hz);

u2:cnt10 port map(clk1hz,clk_ms,mg);

u3:cnt6 port map(clk_ms,clk_fg,ms);

u4:cnt10 port map(clk_fg,clk_fs,fg);

u5:cnt6 port map(clk_fs,clk_sg,fs);

u6:decode port map(clk200hz,mg,ms,fg,fs,atog,sel);

end one;

3、键盘扫描并显示

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity keyscan is

port(clk40M:in std_logic;

liein:in std_logic_vector(3 downto 0); hang:out std_logic_vector(3 downto 0); gtoa:out std_logic_vector(6 downto 0); sel:out std_logic);

end keyscan;

architecture aa of keyscan is

component debance is

port (clk1k,liein:in std_logic;

lieout:out std_logic);

end component;

signal lie:std_logic_vector(3 downto 0); signal cnt:std_logic_vector(16 downto 0); signal temp:std_logic_vector(1 downto 0); begin

process(clk40M,cnt)

begin

if rising_edge(clk40M)then

cnt<=cnt+'1';

end if;

temp<=cnt(16 downto 15);

end process;

u0:debance port map(cnt(16),liein(0),lie(0));

u1:debance port map(cnt(16),liein(1),lie(1));

u2:debance port map(cnt(16),liein(2),lie(2));

u3:debance port map(cnt(16),liein(3),lie(3)); process(clk40M,cnt,lie)

begin

if rising_edge(clk40M) then

case temp is

when "00"=>hang<="0111";

case lie is

when "0111" =>gtoa<="0111111";sel<='1'; when "1011" =>gtoa<="0000110";sel<='1'; when "1101" =>gtoa<="1011011";sel<='1'; when "1110" =>gtoa<="1001111";sel<='1'; when others =>gtoa<="1000000";sel<='0'; end case;

when "01"=>hang<="1011";

case lie is

when "0111" =>gtoa<="1100110";sel<='1'; when "1011" =>gtoa<="1101101";sel<='1'; when "1101" =>gtoa<="1111101";sel<='1'; when "1110" =>gtoa<="0000111";sel<='1'; when others =>gtoa<="1000000";sel<='0'; end case;

when "10"=>hang<="1101";

case lie is

when "0111" =>gtoa<="1111111";sel<='1'; when "1011" =>gtoa<="1101111";sel<='1'; when "1101" =>gtoa<="1110111";sel<='1'; when "1110" =>gtoa<="1111111";sel<='1'; when others =>gtoa<="1000000";sel<='0'; end case;

when "11"=>hang<="1110";

case lie is

when "0111" =>gtoa<="0111001";sel<='1'; when "1011" =>gtoa<="0111111";sel<='1'; when "1101" =>gtoa<="1111001";sel<='1'; when "1110" =>gtoa<="1110001";sel<='1';

when others =>gtoa<="1000000";sel<='0'; end case;

when others=>hang<="1111";gtoa<="1000000";sel<='0'; end case;

end if;

end process;

end aa;

LIBRARY ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity debance is

port (clk1k,liein:in std_logic;

lieout:out std_logic);

end debance;

architecture one of debance is

signal q:integer range 0 to 100:=0;

begin

process(clk1k,liein)

begin

if rising_edge(clk1k)then

if liein='0'then

q<=q+1;

end if;

if q>10 then

lieout<='0';

q<=0;

else lieout<='1'; end if;

end if;

end process;

end one;