基于VHDL语言的DDS信号发生器设计

基于VHDL语言的DDS信号发生器设计
基于VHDL语言的DDS信号发生器设计

基于FPGA的DDS设计

一、实验名称:基于F P G A的D D S信号源设计 二、技术规范: 1.实验目标: 设计一个直接数字频率合成(DDS,Direct Digital Synthesis),DDS是一种新型的频率合成技术。DDS 技术是一种把一系列数字形式的信号通过DAC 转换成模拟信号的合成技术。 DDS 技术具有频率切换时间短,频率分辨率高,频率稳定度高,输出信号的频率和相位可以快速切换,输出相位可连续,并且在改变时能够保持相位的连续,很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。 因此在现代电子系统及设备的频率源设计中,尤其在通信领域,直接数字频率合成器的应用越来越广泛。 2.实现功能: 本实验最后将设计出一个具有频率控制和相位移控制功能的DDS。 3.引脚: 本实验有三个输入端口,8位的频率控制字端口,分别接8个开关按键,8位的相位控制字端口,分别接另外的8个开关按键,系统时钟输入端口;一个8位输出端口,接D/A的输入端口。FPGA板上的时钟频率为50MHz,本实验将其10分频后得到5MHz再使用。 三.总体设计方案; 原理: 实验采用目前使用最广泛的一种DDS 方式是利用高速存储器作查找表,然后通过高速DAC 输出已经用数字形式存储的波形。 图1:DDS 系统的基本原理图 图1中虚方框部分是DDS 的核心单元,它可以采用CPLD/FPGA 来实现。图中的相位累加器由N位全加器和N位累加寄存器级联而成,可对频率控制字的二进制码进行累加运算,是典型的反馈电路。 频率控制字M和相位控制字分别控制DDS 输出正(余)弦波的频率和相位。每来一个时钟脉冲,相位寄存器以步长M递增。相位寄存器的输出与相位控制字相加,其结果作为正(余)弦查找表的地址。正(余)弦查找表的数据存放在ROM中,内部存有一个周期的正弦波信号的数字幅度信息,每个查找表的地址对应于正弦波中0°~360°范围内的一个相位点。查找表把输入的址信息映射成正(余)弦波的数字幅度信号,同时输出到数模转换器DAC 的输入端,DAC输出的模拟信号经过低通滤波器(LPF),可得到一个频谱纯净的正(余)弦波。 DDS 具体工作过程如下:每来一个时钟脉冲clk,N 位全加器将频率控制数据M 与累加寄存器输出的累加相位数据N 相加,把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的数据反馈到加法器的输入端,以使加法器在下一时钟的作用下继续与频率控制数据M 相加;另一方

DDS信号发生器电路设计

1. 信号产生部分 1.1 频率控制字输入模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity ddsinput is port(a,b,c,clk,clr:in std_logic; q1,q2,q3,q4,q5:buffer unsigned(3 downto 0)); end ddsinput; architecture a of ddsinput is signal q:std_logic_vector(2 downto 0); begin q<=c&b&a; process(cp,q,clr) begin if clr='1'then q1<="0000";q2<="0000";q3<="0000";q4<="0000";q5<="0000"; elsif clk 'event and clk='1'then

DDS信号信号发生器电路设计 case q is when"001"=>q1<=q1+1; when"010"=>q2<=q2+1; when"011"=>q3<=q3+1; when"100"=>q4<=q4+1; when"101"=>q5<=q5+1; when others=>NULL; end case; end if; end process; end a; 1.2 相位累加器模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity xiangwei is port(m:in std_logic_vector(19 downto 0); clk,clr:in std_logic; data:out std_logic_vector(23 downto 0)); end xiangwei; architecture a of xiangwei is signal q:std_logic_vector(23 downto 0); begin process(clr,clk,m,q) begin if clr='1'then q<="000000000000000000000000"; elsif (clk'event and clk='1')then q<=q+m; end if; data<=q; end process; end a;

详细设计方案_DDS

DDS详细设计方案 1.DDS简介: DDS同DSP(数字信号处理)一样,是一项关键的数字化技术。DDS 是直接数字式频率合成器(Direct Digital Synthesizer)的英文缩写。与传统的频率合成器相比,DDS具有低成本、低功耗、高分辨率和快速转换时间等优点,广泛使用在电信与电子仪器领域,是实现设备全数字化的一个关键技术。 一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分(如Q2220)。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码;而相位累加器根据频率控制码在每个时钟周期内进行相位累加,得到一个相位值;正弦计算器则对该相位值计算数字化正弦波幅度(芯片一般通过查表得到)。DDS芯片输出的一般是数字化的正弦波,因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。 2.DDS规格: Xxx 3.实现原理 DDS的核心部分是相位累加器,相位累加器有一个累加器和相位寄存器组成,它的作用是再基准时钟源的作用下进行线性累加,当产生溢出时便完成一个周期,即DDS的一个频率周期。其中频率字的位宽为K位,作为累加器的一个输入,累加器的另一个输入端位宽为N位(N>K),每来一个时钟,频率字与累加器的另一个输入相加的结果存入相位寄存器,再反馈给累加器,这相当于每来一个时钟,相位寄存器的输出就累加一次,累加的时间间隔为频率字的时间,输入加法器的位宽为(N-K)位,它与同样宽度的相位控制字相加形成新的相位,并以此作为查找表的地址。每当累加器的值溢出一次,输入加法器的值就加一,相应的,作为查找表的地址就加一,而查找表的地址中保存波形的幅度值,这些离散的幅度值经DAC和PLF便课还原为模拟波形。

DDS设计实验报告(DOC)

DDS设计实验报告实验名称:直接数字频率合成器 指导老师:花汉兵,姜萍 姓名:陈维兵 学号:114108000808 院系:能源与动力工程学院

目录 目录 (1) 摘要 (2) 正文 一、设计内容 (3) 二、设计原理 (3) 三、设计要求 (5) 四、设计思路以及部分电路图 (6) 五、实验感想 (16) 六、参考书目 (16)

摘要 本文介绍的是数字频率合成器(DDS)的设计以及其附加功能的拓展,附加功能有双通道显示、多波形显示、输出频率测量,另外,本文还介绍了一些在原有数字频率合成器的基础上做一些改进的想法和思路,虽然有的想法并没有实施,但是,作为一种参考也未尝不可。希望本文对读者有所帮助。 关键字:数字频率合成,附加功能,改进想法 Abstract The page introduces the design of the Direct Digital Frequency Synthesizer , which shorts for DDS , and other new more additions of it , the additions includes double-rows vision , wave-patterns vision , measuring of the output frequency , what’s more , this page introduces many more thoughts of improving the system which has been made ,even though the thoughts have not been applied , still they are good references for we and you .Wishing it helpful to you. Keywords: DDS ,addition of the system ,improving thoughts

DDS电路设计

DDS 电路设计

摘要 本文介绍了DDS的原理,给出了用Altera Cyclone 1 EP1CQ240C8 FPGA芯片实现直接数字频率合成器的工作原理、设计思路、电路结 构和仿真结果以及频谱纯度分析。 关键词:直接数字频率合成(DDS);现场可编程门阵列(FPGA);相位累 加器 一、DDS原理概述 1、DDS在基本原理 框图如图所示。它主要由标准参考频率源、相位累加器、波形存储器、数/模转换器、 低通平滑滤波器等构成。其中,参考频率源一般是一个高稳定度的晶体振荡器,其输出信号 用于DDS中各部件同步工作。DDS的实质是对相位进行可控等间隔的采样。 为实现全数字化的频率可调的频率合成器,本系统基于FPGA采用Verilog HDL设计而 成直接数字频率合成器(DDS)。 系统由加法器、累加寄存器、波形存储器、D/A转换器、低通滤波器构成。在FPGA 里面做到的是D/A转换器之前的部分。 图一DDS原理图

DDS 系统的核心是相位累加器,它由一个N 位累加器与N 位相位寄存器构成。时钟脉冲每触发一次,累加器便将频率控制数据与相位寄存器输出的累加相位数据相加,然后把相加后的结果送至相位寄存器的数据输入端。相位寄存器将累加器在上一个时钟作用后所产生的新相位数据反馈到累加器的输入端,以使加法器在下一个时钟的作用下继续与频率控制数据相加。这样,相位累加器在参考时钟的作用下将进行线性相位累加,当相位累加器累加满时,就会产生一次溢出,以完成一个周期性的动作,这个周期就是DDS 合成信号的一个频率周期,相位累加器的溢出频率就是DDS 输出的信号频率。 2、DDS 参数计算 相位寄存器每经过2N/M 个f c 时钟后回到初始状态,相应地正弦查询表经过一个循环回到初始位置,整个DDS 系统输出一个正弦波。 输出正弦波频率: 2 N C out f f M ? = 本设计中,N=10,M 为位宽为32的频率控制字,fc=20Mhz 二、DDS 电路结构设计 1、电路描述 接口信号 名称 位宽 方向 描述 备注 freq 32 输入 输入频率字 reset 1 输入 复位 高电平异步复位 clock 1 输入 时钟 上升沿有效 sinout 8 输出 输出波形 2补码格式 2、电路结构

基于Verilog的DDS设计与显示

硬件描述语言课程设计 题目:基于Verilog的DDS设计与显示 学院:自动化工程学院 专业:信号与信息处理 年级:2012级 姓名:黄山 2013年1 月19 日

1.设计要求 设计一个DDS 信号发生器,能够产生三角波,要求频率、相位可调。实现VGA 显示波形和参数。要求用DE2-70开发板完成。 设计要求: 一、DDS 信号发生器设计要求: (1) 频率两档可调; (2) 峰峰值两档可调; 二、VGA 波形和字符显示设计要求: (1) 用红色显示2个周期波形; (2) 在屏幕下方显示字符库。 2.设计原理及分析 一)DDS 原理(以正弦信号为例) 对于正弦信号发生器,它的输出可以用下式来描述: (1) 其中,S OUT 是指该信号发生器的输出信号波形,f OUT 指输出信号对应的频率。上式的表述对于时间t 是连续的,为了用数字逻辑实现该表达式,必须进行离散化处理,用基准时钟clk 进行抽样,令正弦信号的相位θ为 t f out πθ2= (2) 在一个clk 周期Tclk ,相位θ的变化量为 clk out clk out f f T f /22ππθ==? (3) 为了对θ?进行数字量化,把2π切割为2N 由此,每份clk 周期的相位增量θ?用量化值 (4) 且θ?B 为整数。 sin(2)=sin() out out S A f t A πθ=22N B θ θπ ??≈?2N out CLK f B f θ?≈ ?

(5) 显然,信号发生器的输出可描述为: (6) 其中θK-1指前一个clk 周期的相位值,同样得出 (7) 由上面的推导可以看出,只要对相位的量化值进行简单的累加运算,就可以 得到正弦信号的当前相位值,为用于累加的相位增量量化值θ?B 决定了信号的输出频率f OUT ,并呈现简单的线性关系。 直接数字合成器DDS 就是根据上述原理而设计的数控频率合成器,主要由相位累加器、相位调制器、正弦ROM 查找表、和DAC 构成。如图1中相位累加器、相位调制器、正弦ROM 查找表是DDS 结构中的数字部分,由于具有数控频率合成的功能,可称为NOC(Numerically Controlled Oscillators)。 BK0 BK1 BK2 BK3 BKI0 BKI1BKI2 BKI3 Q0 MULT A 幅值输入 Q 图1 DDS 信号发生器结构 二)VGA 显示原理 常见的计算机显示器有CRT ( Cathode Ray Tube ,阴极射线管)显示器和液晶显示器,本次设计针对CRT 显示。CRT 中的阴极射线枪发出电子束打在涂有荧光粉的荧光屏上,产生RGB 三基色,合成一个彩色像素。用逐行扫描的方式显示图像。扫描从屏幕左上方开始,从左到右,从上到下,进行扫描。每扫完一行,电子束回到屏幕的左边下一行的起始位置,在这期间,CRT 对电子束进行消隐,每行结束时,用行同步信号进行行同步;扫描完所有行,用场同步信号进行场同步, 1sin(+) k outk S A B B θθ-?=N k θπ θ B k 221 1 ?= --

DDS电路设计

DDS 电路设计 摘要 本文介绍了DDS的原理,给出了用Altera Cyclone 1 EP1CQ240C8 FPGA芯片实现直接数字频率合成器的工作原理、设计思路、电路结 构和仿真结果以及频谱纯度分析。

关键词:直接数字频率合成(DDS);现场可编程门阵列(FPGA);相位累加器 一、DDS原理概述 1、DDS在基本原理 框图如图所示。它主要由标准参考频率源、相位累加器、波形存储器、数/模转换器、低通平滑滤波器等构成。其中,参考频率源一般是一个高稳定度的晶体振荡器,其输出信号用于DDS中各部件同步工作。DDS的实质是对相位进行可控等间隔的采样。 为实现全数字化的频率可调的频率合成器,本系统基于FPGA采用Verilog HDL设计而成直接数字频率合成器(DDS)。 系统由加法器、累加寄存器、波形存储器、D/A转换器、低通滤波器构成。在FPGA 里面做到的是D/A转换器之前的部分。 图一DDS原理图 DDS系统的核心是相位累加器,它由一个N位累加器与N位相位寄存器构成。时钟脉冲每触发一次,累加器便将频率控制数据与相位寄存器输出的累加相位数据相加,然后把相加后的结果送至相位寄存器的数据输入端。相位寄存器将累加器在上一个时钟作用后所产生的新相位数据反馈到累加器的输入端,以使加法器在下一个时钟的作用下继续与频率控制数据相加。这样,相位累加器在参考时钟的作用下将进行线性相位累加,当相位累加器累加满时,就会产生一次溢出,以完成一个周期性的动作,这个周期就是DDS合成信号的一个频率周期,相位累加器的溢出频率就是DDS输出的信号频率。 2、DDS参数计算

相位寄存器每经过2N/M 个f c 时钟后回到初始状态,相应地正弦查询表经过一个循环回到初始位置,整个DDS 系统输出一个正弦波。 输出正弦波频率: 2 N C out f f M ? = 本设计中,N=10,M 为位宽为32的频率控制字,fc=20Mhz 二、DDS 电路结构设计 1、电路描述 接口信号 名称 位宽 方向 描述 备注 freq 32 输入 输入频率字 reset 1 输入 复位 高电平异步复位 clock 1 输入 时钟 上升沿有效 sinout 8 输出 输出波形 2补码格式 2、电路结构 DDS 模块RTL Viewer

基于FPGA的DDS设计

基于FPGA的DDS设计与实现 摘要 随着现代电子技术的不断发展,在通信系统中往往需要在一定频率范围内提供一系列稳定和准确的频率信号,一般的振荡器己不能满足要求,这就需要频率合成技术。直接数字频率合成(Direct Digital Frequency Synthesis,DDS)是把一系列数据量形式的信号通过D/A转换器转换成模拟量形式的信号合成技术。DDS具有相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号等优点,已成为现代频率合成技术中的姣姣者。目前在高频领域中,专用DDS芯片在控制方式、频率控制等方面与系统的要求差距很大,利用FPGA来设计符合自己需要的DDS 系统就是一个很好的解决方法。 现场可编程门阵列(FPGA)器件具有工作速度快、集成度高、可靠性高和现场可编程等优点,并且FPGA支持系统现场修改和调试,由此设计的DDS电路简单,性能稳定,也基本能满足绝大多数通信系统的使用要求。 Abstract With the continuous development of modern electronic technology in communications systems often require a certain frequency range provides a range of stable and accurate frequency signal, the general oscillator has been unable to meet the requirements, which require frequency synthesis。Direct Digital Frequency Synthesis :“DDS”。It is to form a data signal through D / A converter converts the signal into analog form of synthesis。DDS has a relatively wide bandwidth, frequency conversion time is short, high frequency resolution, the output phase continuous, can produce a variety of broadband quadrature modulation signals and other advantages, has become a modern synthesizer technology leader. Present in high frequency areas, special DDS chip control, frequency control and other aspects of system requirements differ greatly, the use of FPGA to design DDS system suits their needs is a good solution. Field programmable gate array (FPGA) devices have to work fast, high integration, high reliability and the advantages of field programmable and support system for FPGA-site to modify and debug the design of the DDS circuit which is simple, stable performance, but also the basic communications systems can meet most requirements. 关键词(keywords):频率合成(Frequency Synthesizer);DDS技术(DDS technology);

基于VHDL的DDS设计

信息与通信工程学院VHDL课程设计 2013年5月

基于VHDL语言的DDS的设计 1.设计内容 DDS即直接数字频率合成,是近年来发展起来的一种新的频率合成技术,其主要优点是相对带宽很大,频率转换时间极短(可小于20 ns),频率分辨率很高,全数字化结构便于集成,输出相位连续可调,且频率、相位和幅度均可实现程控。DDS 能够与计算机技术紧密结合在一起,克服了模拟频率合成和锁相频率合成等传统频率合成技术电路复杂、设备体积较大、成本较高的不足,因此它是一种很有发展前途的频率合成技术。DDS 技术现已在接收机本振、信号发生器、通信系统、雷达系统等方面得到广泛应用。数字频率合成器作为一种信号产生装置己经越来越受到人们的重视,它可以根据用户的要求产生相应的波形,具有重复性好、实时性强等优点,己经逐步取代了传统的函数发生器。 我们组本次课程设计的目的是设计基于所学课程VHDL硬件描述语言开发出一个能产生正弦波、方波、三角波、锯齿波等波形的信号源。 2.实现方案 2.1 DDS原理 直接数字频率合成是采用数字化技术,通过控制相位的变化速度,直接产生各种不同频率、不同波形信号的一种频率合成方法。DDS 的基本结构如图1 所示,它主要由相位累加器、正弦ROM 表、D/A 转换器和低通滤波器构成。 图1 DDS工作原理图 DDS 工作时,在时钟脉冲f c 的控制下对频率控制字K 用累加器进行处理以得到相应的相位码,然后由相位码寻址波形存储器进行相位码―幅度编码变换,再经过D/A 数模变换器得到相应的阶梯波,最后经过低通滤波器对阶梯波进行平滑处理即可得到由频率控制字K 决定的频率可调的输出波形。参考频率源一般是高稳定的晶体振荡器,用于DDS 中各部件的同步工作,因此DDS 输出的合成信号频率稳定度与晶体振荡器是相同的。在标准频率参考源的控制下,频率控制字K可决定相应的相位增量,相位累加器则以步长K进行线性累加,相位累加器积满时就会产生一次溢出,从而完成一个周期性动作,这个动作周期即是DDS合成信号的一个周期。通常N 位相位累加器的最小值为0,最大值为 2N ?1,故最后输出信号的频率为f 0= Kfc /2N,频率分辨率的大小为Δ f= f c /2N。

基于FPGA的DDS仿真与设计报告

毕业论文声明 本人郑重声明: 1.此毕业论文是本人在指导教师指导下独立进行研究取得的成果。除了特别加以标注地方外,本文不包含他人或其它机构已经发表或撰写过的研究成果。对本文研究做出重要贡献的个人与集体均已在文中作了明确标明。本人完全意识到本声明的法律结果由本人承担。 2.本人完全了解学校、学院有关保留、使用学位论文的规定,同意学校与学院保留并向国家有关部门或机构送交此论文的复印件和电子版,允许此文被查阅和借阅。本人授权大学学院可以将此文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本文。 3.若在大学学院毕业论文审查小组复审中,发现本文有抄袭,一切后果均由本人承担,与毕业论文指导老师无关。 4.本人所呈交的毕业论文,是在指导老师的指导下独立进行研究所取得的成果。论文中凡引用他人已经发布或未发表的成果、数据、观点等,均已明确注明出处。论文中已经注明引用的内容外,不包含任何其他个人或集体已经发表或撰写过的研究成果。对本文的研究成果做出重要贡献的个人和集体,均已在论文中已明确的方式标明。 学位论文作者(签名): 年月

关于毕业论文使用授权的声明 本人在指导老师的指导下所完成的论文及相关的资料(包括图纸、实验记录、原始数据、实物照片、图片、录音带、设计手稿等),知识产权归属华北电力大学。本人完全了解大学有关保存,使用毕业论文的规定。同意学校保存或向国家有关部门或机构送交论文的纸质版或电子版,允许论文被查阅或借阅。本人授权大学可以将本毕业论文的全部或部分内容编入有关数据库进行检索,可以采用任何复制手段保存或编汇本毕业论文。如果发表相关成果,一定征得指导教师同意,且第一署名单位为大学。本人毕业后使用毕业论文或与该论文直接相关的学术论文或成果时,第一署名单位仍然为大学。本人完全了解大学关于收集、保存、使用学位论文的规定,同意如下各项内容:按照学校要求提交学位论文的印刷本和电子版本;学校有权保存学位论文的印刷本和电子版,并采用影印、缩印、扫描、数字化或其它手段保存或汇编本学位论文;学校有权提供目录检索以及提供本学位论文全文或者部分的阅览服务;学校有权按有关规定向国家有关部门或者机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入学校有关数据 库和收录到《中国学位论文全文数据库》进行信息服务。在不以赢利为目的的前提下,学校可以适当复制论文的部分或全部内容用于学术活动。 论文作者签名:日期: 指导教师签名:日期:

DDS原理与设计应用

一、DDS的基本原理 DDS的全称Direct Digital Synthesizer(直接数字合成),是一种以采样定理为基础,从相位出发,直接采用数字技术产生波形的一种频率合成技术。DDS频率合成器主要由参考时钟、相位累加器、波形存储表(ROM)、DAC转换器和模拟低通滤波器等组成。在系统时钟(SYSCLK)输入一定的情况下,频率寄存器中的频率控制字决定系统输出频率,而相位累加器的位数决定了系统频率分辨率。DDS任意波形发生器框图如图1所示。 图1 直接数字频率合成器原理框图 相位累加器由N位加法器与N位累加寄存器级联构成,其原理框图如图2所示。它是实现DDS的核心。每来一个时钟脉冲CLK,N位加法器将频率控制字K与累加寄存器输出的累加相位数据相加,把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端,以使加法器在下一时钟的作用下继续与频率控制字K相加;另一方面以相加后的结果形成正弦查询表的地址,取出表中与该相位对应的单元中的幅度量化正弦函数值,作为取样地址值送入幅度/相位转换电路。这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出,完成相位到幅值转换。波形存储器的输出送到D/A转换器,D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。 图2 相位累加器原理框图 由此可以看出,相位累加器在每一个时钟脉冲输入时,把频率控制字累加一次,相位累加器输出的数据就是合成信号的相位。当相位累加器加满量时就会产生一次溢出,溢出频率就是DDS输出的信号频率。 相位累加器的最大计数长度与正弦查询表中所存储的相位分隔点数相同,在取样频

dds设计文档

1.设计概述(述一下你的设计,如:设计意图,适用范围以及针对用户群。同时请简要阐述一下你选用本款 Altera 器件来进行设计的原因。) 为了能拥有一个操作简单,输出频率精度高且稳定,并且拥有足够宽的输出频率范围,所以本项目设计了基于FPGA的任意波形发生器。本项目的设计由以下几个模块组成:PS/2键盘,FPGA-ER4CE6F17C8开发板,高速D/A模块,TFT 显示屏。PS/2键盘主要功能是选择任意波形任意 2.功能概述(说明你作品的功能以及如何实现该功能) 本次设计的100M-DDS波形发生器外设有PS/2键盘输入,TFT彩屏输出。本波形发生器有2路输出,第1路为固定零点相位输出,第2路可以选择相位位移。使用者首先在PS/2键盘输入所需输出的波形选择,按确认键,然后选择相位位移度,按确认键,再输入输出频率,再按确认键,则可以看到TFT彩屏输出要求的波形频率,显示屏同时将波形的相关信息显示出来。 3.性能参数(说明你的设计的性能参数。如果可能,请再比较一下设计参数和该性能实际的实现情况,并评价一下您所使用的 Altera 器件在设计中的功能。) 在设计中使用了IP核中的PLL功能,使得原本50M的时钟频率上升至100M,并且使用了IP核中的ROM功能,在使用ROM功能时将设置ROM中每位数据的位宽为8以及数据量深度位32,所以此设计的输出波形频率可以达到20M,频率精度能达到100M/2^32=0.02HZ。

4.设计结构(设计框图,或同时给出硬件设计框图和软件流程图)

5.设计方法(阐述设计的实现方法和设计实现的步骤,并着重描述如何使用SOPC 概念来实现你的设计) 通过PS/2键盘的输入,可以选择输出波形,调节相位输出,调节频率输出。按键信息发送到FPGA中经过FPGA的处理。FPGA将需要输出的频率通过公式:K=(2^N)*f0/f1计算,其中K为频率控制字,f0为输出频率,f1位输入频率,得出频率控制字K,FPGA再将频率控制字K通过相位累加器得出一系列数据,这些数据就是ROM中的地址,再将ROM中的地址输出,得出输出数字信号,此数字信号则为输出波形的数字信号,再由D/A模块将数字信号转成模拟信号,将模拟信号通过滤波器得出平滑的曲线信号,同时通过TFT彩屏显示输出波形的各项信息。 6.设计特点(说明设计的独到之处,并说明您使用的这款 Altera 器件在什么方面帮助你实现了这一点) 1).在设计当中,由于本身器件的限制,我使用了FPGA中的PLL功能,将原本50M的时钟频率位倍频至100M,使得原本输出频率上限得以提升! 2).使用了ROM这个强大的功能,在ROM中存储数据,最终使用查表的方式得出输出信号,这无疑是使得设计变得非常简便!可移植性也高! 7.总结(在本次大赛过程中学到了什么?通过参加本次比赛,您一定对 Altera 的器件有了更深入地了解并有了自己的使用体会。这些宝贵的心得将对其他正在学习 Altera 器件的人具有很强的参考价值,所以请告诉我们您在本次大赛中的收获。) 通过本次设计,加深了我对Verilog语言的掌握,同时让我学习了DDS工作原理,对FPGA的强大功能有了一个更深的认识!本次设计重点在于DDS的设计以及Verilog的代码编写即模块化思想,模块的划分使得我的设计更有调理性。本次设计不仅让我养成了模块化思想,也使得我学会了PLL的建立,ROM的使用,PS/2键盘的工作原理及接口驱动。在设计过程非常感谢老师的耐心指导以及师兄给予的帮助还有队员的齐心协力,这个过程让我感觉到了团队的重要性!

基于FPGA的DDS设计

一、实验名称:基于FPGA的DDS信号源设计 二、技术规范: 1.实验目标: 设计一个直接数字频率合成(DDS,Direct Digital Synthesis),DDS是一种新型的频率合成技术。DDS 技术是一种把一系列数字形式的信号通过DAC 转换成模拟信号的合成技术。 DDS 技术具有频率切换时间短,频率分辨率高,频率稳定度高,输出信号的频率和相位可以快速切换,输出相位可连续,并且在改变时能够保持相位的连续,很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。因此在现代电子系统及设备的频率源设计中,尤其在通信领域,直接数字频率合成器的应用越来越广泛。 2.实现功能: 本实验最后将设计出一个具有频率控制和相位移控制功能的DDS。 3.引脚: 本实验有三个输入端口,8位的频率控制字端口,分别接8个开关按键,8位的相位控制字端口,分别接另外的8个开关按键,系统时钟输入端口; 一个8位输出端口,接D/A的输入端口。FPGA板上的时钟频率为50MHz,本实验将其10分频后得到5MHz再使用。 三.总体设计方案; 1.DDS原理: 实验采用目前使用最广泛的一种DDS 方式是利用高速存储器作查找表,然后通过高速DAC 输出已经用数字形式存储的波形。

图1:DDS 系统的基本原理图 图1中虚方框部分是DDS 的核心单元,它可以采用CPLD/FPGA 来实现。图中的相位累加器由N位全加器和N位累加寄存器级联而成,可对频率控制字的二进制码进行累加运算,是典型的反馈电路。 频率控制字M 和相位控制字分别控制DDS 输出正(余)弦波的频率和相位。每来一个时钟脉冲,相位寄存器以步长M 递增。相位寄存器的输出与相位控制字相加,其结果作为正(余)弦查找表的地址。正(余)弦查找表的数据存放在ROM 中,内部存有一个周期的正弦波信号的数字幅度信息,每个查找表的地址对应于正弦波中0°~360°范围内的一个相位点。查找表把输入的址信息映射成正(余)弦波的数字幅度信号,同时输出到数模转换器DAC 的输入端,DAC 输出的模拟信号经过低通滤波器 (LPF),可得到一个频谱纯净的正(余)弦波。 DDS 具体工作过程如下:每来一个时钟脉冲clk ,N 位全加器将频率控制数据M 与累加寄存器输出的累加相位数据N 相加,把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的数据反馈到加法器的输入端,以使加法器在下一时钟的作用下继续与频率控制数据M 相加;另一方面将这个值作为取样地址值送入幅度/相位转换电路,此电路根据取样地址输出相应的波形数据。最后经D/A 转换器和低通滤波器将波形数据转换成所需要的模拟波形。 DDS 输出信号的频率由下式决定:q=(N M 2/2)×clk (M 2代表取样点数,M 为频率控制字、N 2代表存储器中存储数据的多少,N 代表累加器的位数,clk 代表基准时钟频率) 。调节M 可以改变取样的点数,从而改变频率。

DDS设计

电子线路课程设计直接数字频率合成器 (DDS) 姓名: 学号:1004220224 学院:电子工程与光电技术学院 专业:通信工程 指导老师:谭雪琴 设计时间:2012.11.18

一.摘要: 本实验使用了QuartusII 7.0软件进行设计,设计一个具有清零、使能、频率控制、相位控制、输出多种波形(包括正余弦、三角波、锯齿波、方波梯形波),电路中用到了累加器,rom波形存储器等器件。直接数字频率合成技术是一项非常实用的技术,它广泛的应用于数字通信系统。 Abstract: In trials we use the QuartusII 7.0 software.The report for the design of A has cleared, make can, frequency control, phase control, output various waveform (including are cosine, triangle wave, the sawtooth wave and square-wave trapezoid wave), I Used Accumulator androm to finish the trial .Direct digital frequency synthesis technology is a very practical technology, it is widely used in digital communication system. 关键字 DDS ROM 频率相位控制累加器 Keywords Directdigital synthesizer ROMfrequencyand phase control Accumulator

DDS设计报告带程序

电子线路课程设计直接数字频率合成计

摘要 本实验通过使用QuartusⅡ7.1软件,并结合verilog语言的知识设计直接频率合成器,简 212?类型的芯片实现,基准频率为1MHz,称DDS。DDS中的正余弦波形存储器模块用10 利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号,能够通过示波器观察到正、余弦两路波形。除此之外,本实验还实现了多种波形任意切换,0-200kHz频率任意可调,并在数码管上显示生成的波形频率等附加功能。 关键词 QuartusII,直接数字频率合成计(DDS),Verilog HDL,状态机 Abstract In this study, by using QuartusⅡ7.1 software, combined with the knowledge of verilog-language, we designed the direct frequency synthesizer, also called DDS. The type of sine 212?. And the reference frequency is 1MHz. and cosine waveform memory module in DDS is 10 Passing through the D/A experimental box, the digital signal conversion device converts the output of the ROM to an analog signal. We can observe two waveform on the screen of oscilloscope. In addition, this experiment also implements an arbitrary waveform switching, a 0-200kHz arbitrary frequency switching, and the resulting waveform frequency displaying. Key words QuartusⅡ, Direct frequency synthesizer , Verilog HDL, State machine

相关主题
相关文档
最新文档