微机原理习题2及答案解析

习题二

3．4 逻辑地址和物理地址有何区别？段加偏移的基本含义是什么？

解：逻辑地址也称相对地址，它是目标程序中使用的地址，由16位段基址和16位偏移地址组成；

物理地址也称绝对地址或实际地址，每一存储单元有一个惟一的20位物理地址。段加偏移的基本含义是：

物理地址＝段基址×16＋偏移地址。

3．6 段地址和段起始地址是否相同？两者是什么关系？

解：段起始地址为该段的首字节单元的20位物理地址，但它必须能被16整除（地址码的低4位为0）；段地址也称为段基址，为段起始地址除以16的结果，即：段地址＝段起始地址／10H。

3．8 寄存器IP的用途是什么？它提供的是什么信息？

解：IP与代码段寄存器CS配合，用以控制程序的执行流向，即用于指示微处理器BIU在存储器代码段中读取下一条指令。

IP中的值用于给出下一条指令的起始字节在存储器代码段中的偏移地址。在指令字节取出后，IP的值会自动增量。

3．11 在实模式下，对于如下段寄存器内容，写出相应的段起始地址和结束地址：（1） 1000H （2） 1234H

（3） E000H （4） AB00H

解：(1)10000H～1FFFFH (2)12340H～2233FH

(3)E0000H～EFFFFH (4)AB000H～BAFFFH

3．14 一个基本的总线周期由几个状态组成？在什么情况下需要插入等待状态？

解：至少由４个状态组成，分别成为T1,T2,T3,T4.

如果内存或I/O接口速度较慢，来不及响应时，则需要在总线周期的T3和T4之间插入一些必要的等待状态T W。

3．15 什么叫做非规则字？微处理器对非规则字的存取是如何进行的？

解：一个字数据的低位字节若从奇数地址开始存放，这种方式为非规则存放，这种存放的宇为非规则字。存取一个非规则字需要两个总线周期，第一个总线周期通过高8位数据线传送低字节数据，此时低8位数据线对应的前一偶地址单元是无效字节；第二个总线周期通过低8位数据线传送高字节数据，而此时高8位数据线对应的下一奇地址单元是无效字节。

3．16 什么是存储器的分体结构？用什么信号来实现对两个存储体的选择？

解：在8086系统中，CPU数据总线是16位的，而存储器数据单元是以编址的，数据线为8位，故需将1M字节的存储空间分成两个512K字节的存储体，一个是偶奇地址存储体，其数据线与系统总线高８位相连，用BHE=0作为选通信号；一个是奇偶地址存储体，其数据总线与系统总线低８位相连，用A0 = 0作为选通信号，

两个存储体采用字节交叉编址方式。

3．17 为什么8086微处理器要采用分体结构？而8088微处理器不采用分体结构？

解：因为8086有16位数据线，为了能在一个总线周期内同时访问两个存储单元进行16位数据的传送，它将1MB的存储器分成两个512KB的存储体，分别称为奇地址存储体和偶地址存储体，奇地址存储体中的每个单元地址均为奇数，

它的数据线与CPU数据总线的高8位D

15～D

8

相连，所以也叫做高位库；偶地址

存储体中的每个单元地址均为偶数，它的数据线与CPU数据总线的低8位D

7

～

D

相连，所以也叫做低位库。当字数据从存储器偶地址单元开始存放时，便可分别通过低8位数据线和高8位数据线同时传送一个16位数据。

8088因为外中数据总线为8位，无论何种情况下一次只能传送8位数据，因此，它所对应的1MB的存储空间是一个不分高位库和低位库的单一存储体。

3．21 微处理器的WR

￣￣和RD

￣￣引脚信号各表示什么操作？

解：WR

￣￣写操作命令,有效时，表示CPU正在将数据写进存储器单元或I/O 端口；

RD

￣￣读操作命令,有效时，表示CPU正在从存储器或I/O端口读取数据。

3．23 微处理器的DT/R￣信号有什么作用？它在什么情况下被浮置为高阻状态？

解：数据发送/接收,表明当前总线上数据的流向.

在DMA方式下，DT/R￣被浮置为高阻状态。

4．2 简述静态RAM与动态RAM的区别与各自的优缺点。

解：静态RAM是靠双稳态触发器来记忆信息的；动态RAM是靠MOS电路中的栅极电容来记忆信息的。动态RAM需要设置刷新电路。但动态RAM比静态RAM 集成度高、功耗低，从而成本也低，适于作大容量存储器。所以主内存通常采用动态RAM，而高速缓冲存储器（Cache）则使用静态RAM。

4．7 下列存储器各需要多少条地址线和数据I/O线？

（1）1K×8 （2）4K×4

（3）16K×1 （4）256K×8

解：（1）10条地址线，8条数据线

（2）12条地址线，4条数据线

（3）14条地址线，1条数据线

（4）18条地址线，8条数据线

4．8 分别用1K×4位16K×1位芯片构成64K×8位的存储器，各需要多少片芯片？

解：128；32

4．10 某RAM芯片的引脚中有12根地址线，8根数据I/O线，该存储器芯片的容量为多大？若该芯片在系统中的起始地址为1000H，其结束地址是多少？解：4K*8， 1FFFH

4．11 某CPU 有16根地址线（A0～A15），试分析下图中片选信号CS1￣￣、CS2￣￣所指定的存储器地址范围。

解： CS1￣￣： 0000H ～8FFFH ，A000H ～AFFFH ，C000H ～CFFFH ，E000H ～EFFFH

CS2￣￣: 0000H ～0FFFH ，2000H ～2FFFH ，4000H ～4FFFH ，6000H ～6FFFH

4．12 试为8088CPU 设计192K ×8位存储器系统。其中程序区为64K ×8位，置于CPU 寻址空间最高端，采用27256（32K ×8位）；数据区为128K ×8位，采用62256（32K ×8位），置于寻址空间最低端。写出地址分配关系，画出所设计的电路图。

解： RAM: 00000-07FFFH ROM: F0000-F7FFFH

08000-0FFFFH F8000-FFFFFH 10000-17FFFH 18000-1FFFFH

CS 1

CS 2

5．1 分别指出下列指令中源操作数和目的操作数的寻址方式。

（1） MOV BX，1000H （2） MOV BL，[BX]

（3） MOV BUF[BX]，AX （4） MOV BX，[BP][SI]

（5） MOV [DI]，DL （6） MOV AX，RESULT

解：（1）源：立即数寻址；目的：寄存器寻址

（2）源：寄存器间接寻址；目的：寄存器寻址

（3）源：寄存器寻址；目的：寄存器相对寻址

（4）源：基址变址寻址；目的：寄存器寻址

（5）源：寄存器寻址；目的：寄存器间接寻址

（6）源：直接寻址；目的：寄存器寻址

（7）源：寄存器寻址：目的：直接寻址；

（8）源：相对基址变址寻址；目的：寄存器寻址

5．2 设已知：（BX）=2000H，（SI）=120H，（DS）=1200H，（SS）=200H，（BP）=3000H，符号地址VARE=1000H。试回答在以下各种寻址方式下操作数存放于何处，如果是在存储单元中，则计算单元的物理地址是什么？

（1）使用BX的寄存器寻址

（2）立即数寻址

（3）使用BX的寄存器相对寻址

（4）直接寻址

（5）使用SI的寄存器间接寻址

（6）使用BP和SI的基址变址寻址

（7）使用BX和SI的相对基址变址寻址

解：（1）操作数在BX寄存器中；

（2）操作数在指令中；

（3）操作数在存储单元中，物理地址=15000H；

（4）操作数在存储单元中，物理地址=13000H；

（5）操作数在存储单元中，物理地址=12120H；

（6）操作数在存储单元中，物理地址=05120H；

（7）操作数在存储单元中，物理地址=15120H。

5．3 现有（DS）=2000H，（BX）=100H，（SI）=2H，（20100H）=12H，（20101H）=34H，（20102H）=56H，（20103H）=78H，（21200H）=2AH，（21201H）=4CH，（21202H）=0B7H），（21203H）=65H。试指出下列各条指令单独执行后累加器中的内容是什么？

（1） MOV AX，1200H （2） MOV AX，BX

（3） MOV AX，[1200H] （4） MOV AX，[BX]

（5） MOV AX，1100H[BX] （6） MOV AX，[BX[SI]

（7） MOV AX，1100H[BX][SI] （8） MOV AL，[BX] 解：（1）（AX）=1200H；（2）（AX）=100H；（3）（AX）=4C2AH；（4）（AX）=3412H

（5）（AX）=4C2AH；（6）（AX）=7856H；（7）（AX）=65B7H；（8）（AX）=××12H