VerilogHDL十进制计数器实验Quartus非常详细的步骤
实验二十进制计数器实验该实验将使用Verilog 硬件描述语言在DE2-70 开发平台上设计一个基本时序逻辑电路——1 位十进制计数器。通过这个实验，读者可以了解使用Quartus 工具设计硬件的基本流程以及使用Quartus II 内置的工具进行仿真的基本方法和使用SignalTap II 实际观察电路运
行输出情况。SignalTap II 是Quartus 工具的一个组件，是一个片上的逻辑分析仪，可以通
过JTAG 电缆将电路运行的实际输出传回Quartus 进行观察，从而省去了外界逻辑分析仪
时的很多麻烦。
实验步骤
3.1建立工程并完成硬件描述设计
1. 打开Quartus II 工作环境，如图3-1 所示。
图3-1 Quartus II工作环境界面
2. 点击菜单项File->New Project Wizard 帮助新建工程。参看图3-2。
图3-2 选择New Project Wizard
打开Wizard 之后，界面如图3-3 所示。点击Next，如图3-3。
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图3-3 New Project Wizard界面
3. 输入工程工作路径、工程文件名以及顶层实体名。
这次实验会帮助读者理解顶层实体名和工程名的关系，记住目前指定的工程名与顶层
实体名都是Counter10，输入结束后，如图3-4 所示。点击Next。
图3-4输入设计工程信息
4. 添加设计文件。界面如图3-5 所示。如果用户之前已经有设计文件（比如.v 文件）。
那么再次添加相应文件，如果没有完成的设计文件，点击Next 之后添加并且编辑设计文件。
图3-5添加设计文件
5. 选择设计所用器件。由于本次实验使用Altera 公司提供的DE2-70 开发板，用户
必须选择与DE2-70 开发板相对应的FPGA 器件型号。
在Family 菜单中选择Cyclone II，Package 选FBGA，Pin Count 选896，Speed grade 选6，确认Available devices 中选中EP2C70F896C6，如图3-6。
图3-6选择相应器件
6. 设置EDA 工具。设计中可能会用到的EDA 工具有综合工具、仿真工具以及时序
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实验二十进制计数器实验
分析工具。本次实验中不使用这些工具，因此点击Next 直接跳过设置。如图3-7。
图3-7设置EDA工具
7. 查看新建工程总结。在基本设计完成后，Quartus II 会自动生成一个总结让用户核对之前的设计，如图3-8 所示，确认后点击Finish 完成新建。
图3-8新建工程总结
在完成新建后，Quartus II 界面中Project Navigator 的Hierarchy 标签栏中会出现用户正
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实验二十进制计数器实验
在设计的工程名以及所选用的器件型号，如图3-9 所示。
图3-9观察正在设计的工程
8. 培养良好的文件布局。
点击菜单项Assignments->Device，选中Compilation Process Settings 选项卡，勾上右边的Save Project output files in specified directory，输入路径(一般为debug 或者release)，如图
3-10 所示。
注意：
使用相对路径.\release，以便将工程文件拷贝在不同的PC机上运行。
图3-10 指定单独的编译结果文件目录（相对路径）
9. 添加所需设计文件。
点击菜单项File->New 或者点击图标新建一个设计文件，选择Verilog HDL File，
如图3-11 所示，点击OK。建立Verilog 源代码文件。
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图3-11 选择设计文件类型输入如下Verilog HDL 语言的设计代码：
10. 保存设计。点击菜单项File->Save、点击图标或者使用快捷键Ctrl+S 保存设计，
如图３-12 所示。给设计文件命名Counter，与模块名相同，注意不是
Counter10，点击保
存。
图3-12 保存设计文件
11. 分析与综合。点击菜单项Processing->start->Start Analysis & Synthesis、点击图标
或者使用快捷键Ctrl+K 执行分析与综合。参看图3-13。
图3-13 执行start Analysis & Synthesis（开始分析与综合）
分析与综合完成后，编译出错，错误原因如图3-14 所示。
图3-14 分析与综合错误原因
顶层实体Counter10 未在源码中定义，必须更改顶层实体为Counter，这在多文件的工
程中经常需要用到。
将左侧的 Project Navigator 切到 Files 标签，对着 Counter.v 文件右击，选择S et as
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实验二十进制计数器实验
图3-15 重新指定顶层实体
12. 重新执行分析与综合，结果如图3-16，出现了12 个警告，这是因为qsf 文件中记录的顶层实体在这一步执行时还未更新。
图3-16 分析与综合结果(第二次执行)
如果再次执行分析与综合，无论你是否删掉原先的编译结果，都会完全成功，如图3-17。
图3-17 分析与综合结果(第三次执行)
3.2电路仿真
13. 功能仿真。它是为了检查设计是否在理论上达到预期功能，该仿真不考虑期间实
际物理特性。首先创建仿真输入波形文件。仿真时需要对顶层实体的输入管脚提供激励信号，在Quartus 软件中可以通过波形文件方便的输入。点击菜单项File->New->Vector
Waveform File，如图3-18 所示。
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实验二十进制计数器实验
图3-18 创建波形文件
14. 添加信号结点。在空波形文件中点击右键，如图3-19 进行选择（或者直接双击）。
图3-19 添加结点右键菜单
单击Insert Node or Bus 后，出现如图3-20 所示对话框。
图3-20 添加结点对话框
选择Node Finder 按钮可以从结点列表中选择我们需要的，而避免一个一个输入结点
的麻烦。
实验二 十进制计数器实验
图 3-21 Node Finder 对话框
Fitter 选择 Pin:all ，点击 List 按钮。出现如图 3-22 所示的结点列表。
图 3-22 结点列表
简单起见，可以直接点>>按钮，将所有结点加入右侧 Select Nodes 栏中。完成后如图 3-23 所示。点击 OK 按钮确认。
图3-23 添加结点到右侧点击OK 后返回添加结点对话框。如图3-24 所示。
图3-24 添加结点后的对话框点击OK 确定，波形文件将如图3-25 所示。
图3-25 波形文件
15. 将iclk 设为方波。右击iclk 信号，选择value->clock..，如图3-26 所示。
图3-26 将iclk改为方波
在弹出的clock 设定对话框中把周期调整为20ns，如图3-27。Duty cycle 的意思是占空比，即是指高电平在一个周期之内所占的时间比率。
图3-27 时钟的周期设置
高电平。在波形上拖动鼠标选中前20ns，单击左侧图标强制设为低电平。
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实验二十进制计数器实验
完成后波形如图3-28 所示。输出波形可不管。
图3-28 波形文件
17. 保存波形文件counter.vwf，如图3-29，这里的命名可以随意。
图3-29 保存波形文件
18. 波形文件生成后，直接点击仿真按钮会提示错误，见图3-30，这是因为没有先产
生功能仿真网表。
图3-30 未生成网表错误
19. 要生成功能仿真网表，首先设置仿真模式。点击菜单项Assignment->Settings，选
中Simulator Settings 选项卡，出现图3-31 所示对话框。在Simulation mode 中选择Functional，
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60进制计数器课程设计报告
电子技术基础实验 课程设计 60进制计数器
一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表
计数器的设计实验报告
计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是
CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数
器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位
60进制计数器设计
《数字电子技术基础》课程设计任务书 专业：16电气工程及其自动化 班级：专升本二班 学号：160732060 姓名：王冬 指导教师：耿素军 二零一六年十二月二十七日
目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13)
1、计数器概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。
QUARTUSII软件开放性实验报告
开放性实验报告 专业：电子信息工程 班级： *电信*班 姓名： 学号： 指导老师：
实验一：流水灯 一．实验内容 利用QUARTUSII软件，构建NIOSII软核系统，编写程序，实现实验箱上LED灯的流水功能。 二．实验原理 通过提前设定NIOSII软核处理器的相关寄存器，控制led 的IO 口的高低电平输出及响应间隔时间，从而改变LED的亮灭并达到流水灯效果。 三．实验步骤 1.硬件设计 (1).构建NIOSII软核
NIOSII软核处理器包括cpu,sdram控制器，串行flash控制器，jtag_uart,sysid,pio端口。 (2).PLL模块的构建 实验箱的板载有源晶振频率为50MHZ,NIOSII及SDRAM需要100MHZ 的时钟源，因此需要用PLL模块进行倍频。 PLL模块的配置如图所示： 输入时钟频率为50MHZ
输出时钟c0为输入时钟的2倍频 输出时钟c1为输入时钟的2倍频，相位偏移-75度，为SDRAM 提供工作时钟 PLL模块：
(3).系统连线及引脚分配 qsf文件中的引脚分配： set_location_assignment PIN_AF21 -to sdram_addr[0] set_location_assignment PIN_AE20 -to sdram_addr[1] set_location_assignment PIN_AF20 -to sdram_addr[2] set_location_assignment PIN_AE19 -to sdram_addr[3] set_location_assignment PIN_B20 -to sdram_addr[4] set_location_assignment PIN_A21 -to sdram_addr[5] set_location_assignment PIN_B21 -to sdram_addr[6] set_location_assignment PIN_A22 -to sdram_addr[7] set_location_assignment PIN_B22 -to sdram_addr[8] set_location_assignment PIN_A23 -to sdram_addr[9] set_location_assignment PIN_AE21 -to sdram_addr[10] set_location_assignment PIN_B23 -to sdram_addr[11] set_location_assignment PIN_B24 -to sdram_addr[12] set_location_assignment PIN_AE22 -to sdram_ba[0]
EDA实验报告-实验3计数器电路设计(DOC)
暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号：A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）
Quartus II 实验报告
Quartus II 实验报告 时间：2014-12-21 地点：行政楼202机房指导老师：王本有 一、实验目的 1、熟悉Quartus II的软件的基本操作。 2、使用Quartus II软件绘制简单原理图电路。 3、使用Quartus II进行VHDL的组合逻辑电路设计。 二、实验内容 1、先打开Quartus II软件，点File菜单→new→Device Design File→ VHDL File,新建一个新的VHDL空白文件，在这个新弹出的空白窗口里输入一个四选一电路的VHDL程序，输入完毕后点击File菜单→Save as…，在弹出的窗口里选择一个纯英文路径，保存刚才写好的VHDL 文件，此处的VHDL文件里面电路的名字MUX41要与文件的保存名字一致，点击保存。然后会弹出一个Do you want to creat a new project with this file?的对话框，点击Yes按钮，会弹出新建工程页面。此处若要详细对芯片的选择进行设置可以点击Next逐步选择，也可直接选择Finish使用默认选项。点击Finish，完成新工程的创建。 编写好VHDL后，对VHDL进行编译，若有错误，可双击错误选项进行修改，通常只需修改第一项后继续编译，修改完成后如下图所示： 图01-01 四选一VHDL程序 程序编译完成没有出错后，就可以进行波形仿真。点击File菜单→new→Other Files→Vector Waveform File，新建一个波形仿真窗口，在新弹出来的窗口空白处点击鼠标右键，弹出一个菜单，选择Insert Node or Bus…选项，在弹出的窗口中选择Node Finder…，然后点击新窗口中的List按钮把VHDL中的引脚全部列出来，然后点击>>按钮把引脚导入到波形仿真窗口中，点击OK。此时波形仿真窗口出现多个引脚，点击保存将波形仿真也保存到刚才VHDL文件的相同路径下，名字也为MUX41,。 然后就可以对波形进行不同的时间段设置，设置好后运行，运行情况如下图所示：
数电quartus实验报告
可编程逻辑器件FPGA实验一 组合逻辑电路设计 1、掌握中规模数字集成器件的逻辑功能及使用方法 2、熟悉组合逻辑电路的设计方法 3、了解数字可编程器件的应用设计 4、学会QUARTUS软件的基本使用方法 二．实验器材 1、软件：QUARTUSII 2、硬件：DE-2实验板，PC机 三．实验原理 利用74283芯片进行加减法运算，（M控制加减法，结果为负数时CO和M的异或输出为1，接二极管亮）并再利用另外一个74283芯片将运算得到的补码输出转换为原码。 接着利用7485数据比较器进行数据比较（与9比较），当输出小于9时，利用7485 的AGBO的输出为低电平控制十位输出为0，并控制个位输出为原码输出减0的结果；当输出大于9时AGBO输出为高电平，其可控制十位输出为1，个位输出为原码输出减10的结果。最后十位输出和个位均接7447进行显示。 四．实验内容 1、设计一个两组四位二进制数的加减运算显示电路。要求：一个控制加减运算的功能按键； 两数相加的绝对值不大于15；用两个七段数码管显示算术运算结果（0～15）；当运算结果为负数时，红色发光二极管亮。 在QUARTUSII中进行： （1）电路设计 （2）功能仿真
（3）时序仿真 五．实验总结
1、实验故障及解决方法 ①电脑无法连接DE-2板可能是数据线的问题。 ②DE-2板无法使用更换DE-2板。 ③输出结果不对仔细检查并修改电路设计，必要时寻求同学或老师的帮助。 2、实验体会 完成实验的重点是理解实验内容要求，并通过对quartus ii 的学习，根据自己思路自行设计或者和同学共同设计电路原理图。 六．思考题 1、当运算结果大于15时，显示译码电路如何设计？ 可以将运算结果输出用7485与15比较，把AGBO输出加非门后再与VCC与门输入两个数码管的BIN端。当结果大于15时，两个数码管全灭，结果小于等于15时，不受影响。2、如何实现两个一位十进制数的加减运算电路？ 讲十进制转化为四位二进制就可以用上述电路原理图进行加减法运算。
数字时钟设计实验报告
数字时钟设计实验报告
电子课程设计题目：数字时钟
数字时钟设计实验报告一、设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图：
图一 数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ? 振荡器: 通常用555定时器与RC 构成的多谐振荡器，经过调整输出1000Hz 脉冲。 ? 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz 标准秒脉冲。其电路图如下： 图二 秒脉冲信号发生器 译译译时计 分计秒计 校 时 电 路 秒信号发生器
（二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三60进制--秒计数电路 ?60进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给时的个位。其电路图如下：
(完整版)基于QuartusII的数字电路仿真实验报告手册
数字电路仿真实验报告 班级通信二班姓名：孔晓悦学号：10082207 作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交. 文件命名规则如“通1_王五_学号” 一、实验目的 1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使 用方法。 2. 掌握用中规模继承电路构成逻辑电路的设计方法。 3. 了解EDA软件平台Quartus II的使用方法及主要功能。 二、预习要求 1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。 2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。 3．完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。 三、实验基本原理 1．译码器 译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。译码器按功能可分为两大类，即通用译码器和显示译码器。通用译码器又包括变量译码器和代码变换译码器。 变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。 这种译码器可称为唯一地址译码器。如3线—8线、4线—16线译码器等。 显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。如BCD-七段显示译码器等。 2．数据选择器 数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。一般数据选择器有n 个地址输入端，2n错误!未找到引用源。个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。 3．计数器 计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。 74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。 四、实验内容
verilog程序-60进制计数器
module count60_dongtai_LED ( input clk, input rest_n, output reg [2:0] sel, //位选 output reg [6:0] display ); reg [15:0] count_clk; // 分频计数器，最大2^16=64K分频 reg [5:0] sum_num; //计数缓存器,2^6=64 reg [3:0] g_bit; //个位 reg [3:0] s_bit; //十位 reg [3:0] disp_temp; //分频 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin count_clk=16'b0; end else begin if(count_clk==16'hffff) begin count_clk=16'b0; end else begin count_clk=count_clk+1'b1; end end end // 60进制计数 always @ (negedge count_clk[3] or negedge rest_n) begin // clk_clk[3] 对"clk" 16分频if(rest_n ==0) begin g_bit=4'b0; s_bit=4'b0; sum_num=6'b0; end else begin if (sum_num==6'd59) begin sum_num=6'b0; end else begin sum_num=sum_num+1'b1; end end s_bit=(sum_num/10)%10;
计数器实验报告
实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－9－1 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U—加计数端 CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端
CC40192的功能如表5－9－1，说明如下： 表5－9－1 输 入 输 出 CR LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加 计 数 0 1 1 ↑ × × × × 减 计 数 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。 当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。 表5－9－2 加法计数 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q 3 0 0 0 0 0 0 0 0 1 1 Q 2 1 1 1 1 Q 1 0 0 1 1 0 0 1 1 0 0 Q 0 1 0 1 1 1 1 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。
EDA实验报告(quartus2仿真)
EDA 设计（Ⅱ） 学号： 姓名： 院系： 指导：谭雪琴 时间：2011年4月8日
目录 1.引言 (03) 2.正文 (03) 2.1.设计要求 (03) 2.2.整体电路工作原理 (04) 2.3.子模块设计原理与仿真 (04) 2.3.1.脉冲发生电路 (04) 2.3.2.计时电路 (07) 2.3.3.译码显示电路 (10) 2.3.4.报时电路 (15) 2.3.5.校时、保持以及清零电路 (16) 2.3.6.总功能电路连接 (20) 2.4.整体电路下载 (21) 2.5.扩展闹铃功能设计 (21) 2.5.1.闹铃时间设定功能 (21) 2.5.2.闹铃显示功能 (22) 2.5.3.闹铃响铃功能 (23) 2.5.4.闹铃总电路连接 (24) 3.结论 (25) 4.致谢 (26) 5.参考资料 (26)
多功能数字钟设计 （南京理工大学） 摘要：本文详细介绍了多功能数字钟的工作原理及设计过程。首先利用 quartus2软件，采用模块化设计方法，分别设计分频器、模计数器、动态显示电路、清零校时电路和报时电路等功能模块，然后观察仿真波形，确认功能实现后进行封装与调用。最后将各功能模块整合起来构成整体电路，仿真和调试通过后下载到EDA实验箱，观察实际运行结果。此外，本文还描述了附加闹铃功能的设计过程，并记述了实验过程中出现的一些问题及解决方案，以及对这次设计的一些经验教训的反思。 关键词：数字钟；校时报时；闹铃；动态显示；消颤；仿真；下载1、引言 该数字钟功能丰富、操作简单，可使人们方便的获取时间信息及相关提醒，在实际生活中广泛应用，具有显著的实用价值。其构成虽较简单，但融合了组合逻辑电路和时序逻辑电路，包括了分频器、计数器、数据选择器、编码器译码器以及锁存器等几乎所有数字逻辑电路的所学内容，是理论联系实际，提高知识技能的绝佳途径。 2、正文 2.1 设计要求 利用quartus2软件设计一个数字钟，并下载到EDA实验系统中。要求可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512HZ,59’59”时报时频率为1KHZ）等功能。此外，还可以设计闹铃功能或自行添加其他功能。 基本设计要求为： 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、 K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）； 4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）； 5、 K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）； 6、 K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；
verilog实验60进制计数器
module counter60(clk_in,clkout,rst,out); input clk_in,rst; output [6:0] out; output clkout; reg [6:0] out1; reg [6:0] out2; reg [3:0] cnth; reg [3:0] cntl; reg [7:0] cnt; always @(posedge clk_in) begin if(!rst) cnt<=8'd0; else cnt<=cnt+8'd1; end assign clkout=cnt[4]; always @(posedge clkout or negedge rst) begin if(!rst) {cnth,cntl}<=8'd0; else if(cnth==5&&cntl==9) {cnth,cntl}<=8'd0; else if(cntl==4'd9) begin cntl<=4'd0; cnth<=cnth+4'd1; end else cntl<=cntl+4'd1; end always @(cnth) begin case(cnth) 4'd0:out1=7'b011_1111;//0 4'd1:out1=7'b000_0110;//1 4'd2:out1=7'b101_1011;//2 4'd3:out1=7'b100_1111;//3 4'd4:out1=7'b110_0110;//4 4'd5:out1=7'b110_1101;//5 default:out1=7'b011_1111;//0 endcase end
数字电路实验报告——进制计数器逻辑功能及其应用
24进制计数器逻辑功能及其应用 一、实验目的： 1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。 2. 掌握构成计数器的方法。 二、实验设备及器件： 1. 数字逻辑电路实验板1片 2. 74HC90同步加法二进制计数器2片 3. 74HC00二输入四与非门1片 4. 74HC04 非门1片 三、实验原理： 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 集成计数器74HC90是二-五-十进制计数器，其管脚排列如图。
四、实验内容
实验电路图： 用74HC00与非门和74HC04的非门串联，构成与门。74HC00的引脚图和真值表如图：
74HC04的引脚图与真值表如图： 按实验电路图，参照各个芯片的引脚图和真值表，连接电路。其中Q0到Q3分别连到数码管的对应的D0到D3，CP0端接到时钟脉冲，然后检查电路无误后，加电源，观察现象。实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2变化，当数字增加到23后，数码管自动清零，又从零开始变化。 五、实验心得： 本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。
60进制计数器1
《可编程器件原理与应用》 实训报告书 二〇〇九年十二月 目录 前言 第一章VHDL语言介绍 1.1VHDL的发展史
1.2VHDL的特点 第二章六十进制计数器的设计与仿真 2.1六十进制计数器源程序 2.2运用软件设计过程 2.3时序仿真 体会 致谢 参考文献 前言 本项实验通过六十进制计数器的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器源程序，应用MAX+PlusII软件进VHDL 文本输入设计与波形仿真。写出源程序，并写出设计与仿真过程。
第一章VHDL语言介绍 1.1VHDL发展史 硬件描述语言(hardware description language,HDL)是电子系统硬件行为描述,结构描述,数据流描述的语言.目前,利用硬件描述语言可以进行数字电子系统的设计.随着研究的深入,利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中.国外硬件描述语言种类很多,有的从Pascal发展而来,也有一些从C语言发展而来.有些HDL成为IEEE标准,但大部分是企业标准.VHDL来源于美国军方,其他的硬件描述语言则多来源于民间公司.可谓百家 争鸣,百花齐放.这些不同的语言传播到国内,同样也引起了不同的影响.在我国比较有影响的有两种硬件描述语言:VHDL语言和Verilog HDL语言.这两种语言已成为IEEE标准语言. 电子设计自动化(electronic design automation,EDA)技术的理论基础,设计工具,设计器件应是这样的关系:设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为,再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件,半导体器件FPGA则是这些硬件配置文件的载体.当这些FPGA器件加载,配置上不同的文件时,这个器件便具有了相应的功能.在这一系列的设计,综合,仿真,验证,配置的过程中,现代电子设计理论和现代电子设计方法贯穿于其中. 以HDL语言表达设计意图,以FPGA作为硬件实现载体,以计算机为设计开发工具,以EDA软件为开发环境的现代电子设计方法日趋成熟.在这里,笔者认为,要振兴我国电子产业,需要各相关专业的人士共同努力.HDL语言的语法语义学 研究与半导体工艺相关联的编译映射关系的研究,深亚微米半导体工艺与EDA设计工具的仿真,验证及方法的研究,这需要半导体专家和操作系统专家共同努力,以便能开发出更加先进的EDA工具软件.软件,硬件协同开发缩短了电子设计周期,加速了电子产品更新换代的步伐.毫不夸张地说,EDA工程是电子产业的心脏起搏器,是电子产业飞速发展的原动力.本书从应用的角度向国内广大读者介绍
计算机组成原理 实验一 熟悉实验环境(Quartus Ⅱ) 实验报告
大学实验报告成绩 课程名称计算机组成原理指导教师实验日期 2020 院(系) 计算机学院专业班级实验地点 学生姓名学号同组人 实验项目名称实验一熟悉实验环境 一、实验目的和要求 实验目的： 1. 熟悉 QuartusII 环境； 2. 学习在 QuartusII 中新建项目、文件、编译、仿真。 3. 学习使用组成原理实验箱运行 QuartusII 的项目。 实验要求： 1．学习 Quartus II 软件的使用方法。 2. 熟悉实验箱，掌握EDA设计的原理。 二、实验原理 根据指导书第一章熟悉实验软硬件环境，完成反相器或异或门设计。 三、主要仪器设备 1. 操作系统为WINDOWS的计算机一台； 2. 数字逻辑与计算机组成原理实验箱一台； 四、实验方法与步骤 首先进入 QuartusII软件 1.1.1 建立新项目 QuartusⅡ软件的工作对象是项目，一个项目（Project）是一个系统设计的 总和，包含了所有的子设计文件和设计项目中的所有辅助文件，所以在进行一个 逻辑设计时，首先要指定该设计的项目名称，对于每个新的项目应该建立一个单 独的子目录，以后所有与该项目有关的文件都将存在这个子目录下。
大学实验报告（附页） 1.1.2 建立原理图文件 1. 打开原理图编辑器。在图中，单击“File”菜单→单击 New 选项（快捷键：Ctrl+N），弹出如图所示对话框。在该对话框中，双击“Block Diagram/Schematic File”选项,打开原理图编辑器。 大学实验报告（附页）
2. 添加元件。 (1)在上图中，双击图形编辑窗的空白处，弹出如下图所示窗口。
电子实验报告用D触发器做十进制计数器
计数器实际上是对时钟脉冲进行计数，每来一个脉冲，计数器状态改变一次。 8421 BCD 码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加 1, 编码顺序与8421 BCD 码一样，每个时钟脉冲完成一个计数周期。由于电路的状 态数、状态转换关系及状态编码都是明确的，因此设计过程较简单。 4. 实验过程 1） 列出状态表 十进制计数器共有十个状态，需要4个D 触发器构成，其状态表1-1所示。 表1-18421 BCD 码同步十进制加计数器的状态表 计数脉冲 CP 的顺序 状态 状态（激励信号） Q3 Q2 Q1 Q0 Q3 (D3) Q2 (D2) Q1 (D1) Q3 (0D0) 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 1 1 1 1 1. 实验内容 用D 触发器设计一个同步十进制计数器 2. 实验器材 3. 实验原理
10 0 1 (2)确定激励方程组 按表1-1可画出触发器激励信号的卡诺图，如图 4个触发器组合16个状态(0000 - 1111)，其中有6个转台(1010 - 1111 )在 8421 BCD 码十进制计数器中是无效状态， 表示。于是，得到激励方程组： 1-1所示。 在图 1-1所示的卡诺图中以无关项X Q Q ； Q. y Q" r Q, Q, Q ； Qs Q. < y Q ：
图1-1 (3)画出逻辑图，并且检查自启动能力 检查激励方程组可画出逻辑图，如图1-2所示。 为之地电平有效，如果系统没有复位信号，电路的 平计数器能够正常工作。 卡诺图 图中，各触发器的直接置0端 RESET 输入端应保持为高电
VHDL语音60进制计数器
《EDA技术》课程实验报告 学生姓名：郑月庭 所在班级：电信1001 指导教师：高金定老师 记分及评价： 项目满分5分 得分 一、实验名称 60进制计数器设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; Entity j602 Is port (clk:in std_logic; ent:in std_logic; rst:in std_logic; y0: out std_logic_vector(3 downto 0); y1: out std_logic_vector(3 downto 0); cout: out std_logic); End j602; Architecture j602 of j602 is signal cnt0 :std_logic_vector(3 downto 0); signal cnt1 :std_logic_vector(3 downto 0); Begin
cout<='1' when (cnt1="0101" and cnt0="1001" and ent = '1') else '0'; process(clk,rst) Begin If rst ='0' Then cnt0<="0000"; cnt1<="0000"; elsif clk'event and clk='1' Then if ent = '1' Then if cnt0="1001" Then cnt0<="0000"; if cnt1="0101" Then cnt1<="0000"; else cnt1<=cnt1+1; end if; else cnt0<=cnt0+1; end if; end if; end if; end process; y0<=cnt0; y1<=cnt1; end j602; 四、仿真及结果分析 五、硬件验证 1、选择模式：模式5 六、小结 通过这次实验，使我明白了用VHDL语言编程和用设计原理图实现同样功能器件的区别，从而加深的对EDA的理解。
QuartusⅡ入门实验报告
实验二QuartusⅡ入门 实验目的 1、学习QuartusⅡ软件的使用方法并熟练运用。 2、根据实验参考内容，用给出的原理图输入方法实验一位全加器。用QuartusⅡ波形 仿真验证并下载到DE0开发板验证。 3、根据实验参考内容，用74138 3-8译码器和7400与非门，设计原理图，实验一位全 减器。用QuartusⅡ波形仿真验证并下载到DE0开发板验证。 实验装置及所用软件 DE0多媒体开发平台、QuartusⅡ软件、计算机 实验内容 1、根据全加器功能表设计原理电路图。如下：
2、启动QuartusⅡ软件，创建工程项目并创建原理图文件。然后绘制出原理电路图。 原理图绘制完成后编译程序并进行仿真。仿真完成后下载到DE0开发板进行逻辑功能测试。 3、设计一位全减器：根据功能表，用72138译码器和7400与非门设计原理电路图。 然后按照以上步骤实现一位全减器，用QuartusⅡ进行波形仿真，并下载到DE0开发板进行验证。功能表和电路图如下：
实验结果 1、一位全加器 实验原理图如下： 仿真结果如下： 仿真完成后，下载到DE0开发板，对照功能表，拨动开关验证无误。 2、一位全减器 实验原理图如下： 仿真结果如下： 仿真完成后，下载到DE0开发板，对照功能表，拨动开关，验证无误。
注意事项 1、创建工程项目时，顶层实体名与项目名应保持一致，避免仿真时出现错误。 2、波形仿真时，波形文件的文件名和仿真的实体名应保持一致。 3、在顶层文件设计并验证完成后，下载到DE0开发板之前，一定要先对目标文件进行 引脚设置。 4、重新打开文件时，要下载到DE0开发板验证前，要重新编译程序
数电实验报告 可逆计数器
实验报告 实验九可逆计数器的功能测试及应用电路 2.9.1 实验目的 1.掌握可逆计数器74LS190、74LS191、74LS192、74LS193的逻辑功能及使用方法。 2.熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 2.9.2 实验仪器与器件 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。74LS190、74LS192、74LS247或74HC48、74LS00和74LS04. 2.9.3 实验原理 1. 4位十进制同步加减法计数器 对于74LS190，D、C、B、A为并行数据输入端；Q D Q C Q B Q A为并行数据输出端；U/D为加减控制信号输入端，当加减控制信号U/D=0时做加法计数；而当加减控制信号U/D=1时做减法计数；CLK为单时钟脉冲输入端；MAX/MIN为最大/最小输出端，也称为进位/错位信号输出端；L D为预置数控制端，低电平有效；CTEN为使能端，进行状态控制，低电平有效；RCO为脉冲时钟。 2. 4位二进制同步加减法计数器 对于74LS192，D、C、B、A为并行数据输入端；Q3Q2Q1Q0为并行数据输出端；CP U为加法计数脉冲输入端；CP D为减法计数脉冲输入端；CLR为异步置零端，高电平有效；TC D为借位信号输出端；TC U为进位信号输出端；L D为异步预置数控制端，低电平有效。 2.9.4 实验内容 1.测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致。分别画出各单元的电路图，写出各自的状态转换图。
加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—0000 减法计数：1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100—1101—1110—1111—0000 减法计数：1111—1110—1101—1100—1011—1010—1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 2.测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3一致。画出电路图。 进行加法计数：