堆栈电路设计

1、实践项目原理

堆栈的工作原理是很简单“先进后出”（FILO）。数据进入最早被压在栈底，接着进入的数据被压在上面，所以当要弹出一个数据时先要把它上面的所有数据要弹出来。

2、实践项目的设计

使用MaxPlus软件可以用两种方法来进行设计：用硬件描述语言来写（VHDL）和设计电路图。

使用VHDL：类似于高级语言，容易修改，设计能力强且很方便。下面代码是设计一个含有16字节的堆栈。输入端包括push（压入数据），pop（弹出），clk （脉冲），reset（重新设置），8位数据输入din0到din7。输出端包括empty （堆栈是否空），full（是否满）和8位数据输出dout0到dout7。代码中cnt 表示第几个单元。

library ieee;

use ieee.std_logic_1164.all;

Entity mstack is

port(reset,push,pop,clk:in std_logic;

din:in std_logic_vector(7 downto 0);

empty,full:out std_logic;

dout:out std_logic_vector(7 downto 0));

end mstack;

architecture a1 of mstack is

type stack is array (15 downto 0) of std_logic_vector(7 downto 0);

begin

process(clk,reset)

variable s: stack;

variable x: std_logic;

variable cnt: integer range 0 to 15;

begin

if reset=’1′ then

dout<=”00000000″;x:=’0′; cnt:=0;

else

if clk’event and clk=’1′ then

if push=’1′ and pop=’0′ and x=’0′ then

if cnt/=15 then empty<=’0′; s(cnt):=din; cnt:=cnt+1;

else s(15):=din; x:=’1′;

end if;

elsif push=’0′and pop=’1′ and cnt/=0 then

if x=’0′ then cnt:=cnt-1; dout<=s(cnt);

else dout<=s(15); x:=’0′;

end if;

elsif cnt=0 then empty<=’1′;

end if;

end if;

end if;

full<=x;

end process;

end a1;

电路图：因为电路比较复杂所以我只设计4bytes堆栈，但后面指出扩展到8位的方法。

首先要设计每个单元（1字节）的电路，它能实现三个功能：写入数据，保存和输出数据。这里用两个74175芯片（每个芯片是4D触发器）来构成

上面图中的4d标记就是74175芯片，结构如下：

单元的标记如下：

分析上面电路的工作方式：当CLRN=0时就把单元的8位清零，当CLRN=1，如果有脉冲CLK到来就把8位输入I0~I7写入8个D触发器，但是8位输出O0~O7仍然是0，只有当isOUT=1时，这8位输出才是单元的内容。

接着设计堆栈的8位输出部分：

4端E12,E34,E56,E78的共同端口要接到POP脉冲（输出脉冲）。如POP=0的话，OUT0~OUT7仍然保持原来输出的数据，当POP=1时OUT0~OUT7是新输出值。

图中stackout是由或门组成

一位输出电路如下：

八位输出电路如下（图中每个OR是一位输出电路）：

分析输出电路的工作方式：把4个单元的第0位输出一次连接到

IN00,IN01,IN02,IN03，那么输出位OUT0就是这4位的或。把4个单元的第1

位输出一次连接到IN10, IN11, IN12, IN13，输出位OUT1就是这4位的或。其他输出位也这样连接。上面已分析过，当哪个单元的isOUT=1它的输出才是它的内容，否则输出0。所以这里OUT0~OUT7就是有信号isOUT=1的单元的内容（因那时POP=1）。

设计输入输出控制部分：

这图中的RESET信号通过非门连接到4个单元的CLRN端，当RESET=0 时4个单元正常工作，当RESET=1时，把4个单元清零。

图中SP的具体电路如下：

分析上面电路的工作方式：LOW接到低电平，HIGH接到高电平，PUSH0~PUSH3一次接到4个单元的CLK端，POP0~POP3一次接到4个单元的isOUT端。

当RESET=1时，74194和4D都被清零。

当 RESET=0时，开始时QA,QB,QC,QD,PUSH0~PUSH3和POP0~POP3都是0。如果CLK=0，PUSH0~PUSH3都是0（没有单元被选）；如果POP=0，POP0~POP3都是0（没有单元被选,输出端OUT0~OUT7保持原来输出的值）。

数据写入（用两个控制端PUSH和CLK）：给脉冲PUSH(上升沿) 则74194有脉冲且S1S0=01所以右移QAQBQCQD=1000，如CLK=1，PUSH0~PUSH3=1000, 第0单元被选，数据写入第0单元。如CLK=0，没有单元被选。再给脉冲PUSH则QAQBQCQD=1100，如CLK=1，PUSH0~PUSH3=0100，第1单元被选，数据写入第一单元。再给脉冲PUSH和CLK数据就写入第２单元。

数据输出（用POP控制端）：假如数据已经写入到第２个单元（QAQBQCQD=1110），给脉冲POP，4D因为有脉冲把输入端送到输出端，因POP=1àPOP3~POP0=0100，第2单元被选，数据输出。74194有脉冲且S1S0=10所以左移à QAQ BQCQD=1100。

完整的电路：

扩展到8为的方法：单元的结构不变，输出部分的Stackout的每一位输出是8为输入的或。关键在于SP的电路中，需要两个74194和两个4D 。第二个74194的SRSI端要接到第一个74194的QD端，第一个74194的SLSI端要接到第二个74194的QA端。其他东西都跟上面图类似。SP扩展电路如下：

3、实践项目调试过程

i) 使用VHDL：

要注意的事项：

o 编写程序：选File/New/Text Editor File,文件扩展名为VHD，存放在MaxPlus2目录。

o 编译：选File/Project/Set Project to Current File，然后选MAX+plusⅡ/Compiler 进行编译。

o 验证VHDL程序：打开Waveform Editor，在File/End Time 设置时间，将输入输出端口名选入波形编辑器，然后选MAX+plusⅡ\Simulator。这里进栈出栈系列为：81H，42H进栈；42H出栈；24H进栈；24H出栈；32H，60H进栈；60H，32H，81H出栈。波形如下：

o 下载到芯片：在Assign/Device选芯片系列，在Assign/

Pin/Location/Chip选脚位，在Max+PlusII/ Programmer选configure进行下载。

ii) 用电路图：

上面的电路图已经用Waveform Editor进行Simulator，结果如下：

可以看到波形结果和上面分析是完全一样的。进栈出栈系列为：81H, 42H, 24H 进栈；24H出栈；92H，75H进栈；75H，92H，42H，81H出栈。