射频隔离器环形器应用于5G、VHF、UHF、FM等通讯领域-频率范围：10MHz-110GHz
一、概述：
1、射频隔离器/环形器的定义：
环形器和隔离器是由铁氧体制成的各向异性的微波无源的器件。环形器是个三端口器件，隔离器是二端口器件，将环形器的其中一端接上匹配负载，就成了隔离器。
隔离器端口构建图
环形器端口构件图
2、隔离器/环形器的应用：
（1）隔离器常用在微波信号传输系统中，尤其要用于功放的输出级，防止设备输出端过大的反射信号对前级的影响。
（2）环形器通常可作为双工器使用,在环形器的一个端口接上匹配的负载，也可作为隔离器使用
实物图如下：
同轴环行器同轴隔离器
产品实物图：
产品实物图：
5、当下的5G时代，隔离器/环行器产品当然也是不可或缺的一部分产品，目前都指向小型
外形尺寸图：
表贴隔离器
Model Number Freq.Range
(MHz)
Insertion
Loss
Max(dB)
Isolation
Min(dB)
VSWR
Max
Forward
Power(W)
Reverse
Power(W)
Connector
Type
Temp.(°C)
UIYSI10A2496T26902496 ~ 26900.321 1.23010SMT-40 ~ +85 UIYSI10A32T343200 ~ 34000.321 1.23010SMT-40 ~ +85 UIYSI10A33T363300 ~ 36000.3520 1.253010SMT-40 ~ +85 UIYSI10A34T363400 ~ 36000.321 1.23010SMT-40 ~ +85 UIYSI10A47T54700 ~ 50000.321 1.23010SMT-40 ~ +85 UIYSI10A48T54800 ~ 50000.321 1.23010SMT-40 ~ +85外形尺寸图：
实物图：
6
、在欧洲频谱分配中，其中700MHz 也是5G 广覆盖的频段，也可使用如下表贴环形器：
Model Number
Freq. Range (MHz)
Insertion Loss Max(dB)
Isolation Min(dB)
VSWR Max
Forward Power(W)
Reverse Power(W)
Connector Type
Temp.(°C)
UIYSC25A700T750 700 ~ 750 0.3 23 1.2 100 100 SMT -30 ~ +70 UIYSC25A700T800
700 ~ 800
0.4
20
1.25
100
100
SMT
-30 ~ +70
Mechanical Drawing
7、5G 毫米波频段24.25-27.5GHz 微带隔离器/环形器：
Model Number Freq. Range (GHz) Insertion Loss Max(dB)
Isolation Min(dB) VSWR Max Forward Power(W)
Reverse Power(W)
Connector Type Temp.(°C) UIYMI56A22T26 22 ~ 26 0.7 17 1.35 10 3 Microstrip -55 ~ +85 UIYMI56A2425T275
24.25 ~ 27.5
0.7
17
1.35
10
3
Microstrip
-55 ~ +85
Mechanical Drawing
Φ3
.1 [1.185]
Φ25.4 [1.000]M:UIYXXXXXXX 12
3
XXXXXXXXXX N:XXXXXXXXX
Φ25.4 [1.000]
9.0 [.354]
Φ23.5 [.925]
Recommended Land Pattern
120°
Φ1.2 [.047]
1.5 [.059]50 ohm Lines
Φ20.0 [.787]
Φ27.0 [1.063]
微带环行器：
优译成立于2003年，注册资金2亿元人民币，是一家集军民用微波通信器件研发、生产、销售和技术服务于一体的综合性企业，优译公司生产的产品频率范围从10MHz到110GHz，功率可高达20KW，广泛应用于军事、航天航空、遥感测控、民用通信等领域。
优译专业从事射频微波无源器件(射频隔离器、环行器、衰减器、同轴负载、滤波器等)，集研发、生产、销售、服务为一体。产品广泛应用于雷达、仪器、导航、微波通信、移动通信、空间技术、图像传输等系统及微波集成电路中。更多产品可参考我们官网：https://www.360docs.net/doc/cc11329908.html,
基于FPGA数字频率计 (可测占空比)
VHDL 课程设计报告——基于FPGA的数字频率计 姓名： 学号： 班级：
目录 1 设计原理 (1) 2功能设计 (1) 3系统总体框图 (1) 4各功能块设计说明 (2) 5实验结果 (14) 6结论分析 (15)
一、设计原理 频计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间，此测量方法称为直接测频法。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。 二、功能设计 1、测量范围：1HZ--------99MHZ，测量精度±1HZ。 2、测量结果高4位与低4位进行分页显示。 当超过9999HZ时，系统亮灯提示超出低4位显示范围，可通过按键进行高低4位结果的显示切换。高4位显示时，伴有小数点位的点亮，提示已成功切换到高4位。 3、测量所测信号的占空比。 能够快速测出输入待测信号的占空比，并且通过按键，切换到占空比显示状态。 4、内置自测信号 由内部时钟产生三个特定时钟，以供自身测试功能是否正常。 三、系统总体框图
采用fpga实现发电机组频率测量计的设计
采用fpga实现发电机组频率测量计的设计 1 引言 在现代社会中，电资源成为人们生活当中不可缺少的一部分，而发电机和电动机在电力系统中扮演着非常重要的角色。在很多场合，需要对电机组和电网的频率进行测量。目前，频率测量的电路系统很多，这里介绍一种数字电路测频：基于fpga的发电机组的频率测量计。 随着电子技术的不断发展和进步，以eda为代表的数字电路设计发生很大变化。在设计方法上，已经从“电路设计—硬件搭试—焊接”的传统设计方式到“功能设计—软件模拟—下载调试”的电子自动化设计模式。在这种状况下，以硬件描述语言(hardware descrtption language)和逻辑综合为基础的自顶向下的电子设计方法得到迅速发展。verilog hdl语言是目前应用最广泛的硬件描述语言，它是在c 语言的基础上发展起来的，语法较为自由灵活、拥有广泛的学习群体、资源比较丰富，且轻易学简单易懂。本文发电机组频率测量计的设计是在verilog hdl语言的基础上展开的，源程序经过altera 公司的quartusⅱ5.0软件完成了综合、仿真(功能仿真和时序仿真)，fpga(field programmable gate array,现场可编程门阵列) 选用的是cyclone系列的ep1c3t144c6器件。 2 频率测量电路 2.1频率测量的总体电路 采用电压互感器取来自于发电机组端电压或电网电压的测频输入信号，经削波、滤波处理后，变成幅度基本不变的稳定波形，经放大电路将信号放大整形，再用电压比较电路将具有正负幅值的方波变成只有正幅值的方波信号。然后，通过光电耦合器使fpga的数字系统与输入信号隔离。fpga数字系统利用标准的1hz信号对隔离后的方波信号的脉冲个数进行计数，得到信号的频率数，该频率数经数码管显示。由于发电机组的频率与发电机组端电压有关系，可以从频率的变化得到发电机组端电压的变化。从系统总体框图如图1所示，从中可以看出，该fpga 数字系统与输入通道隔离，因而大大提高了系统硬件的抗干扰能力。 图1 系统总体框图 2.2频率测量的原理 频率测量的原理是计算每秒钟待测信号的脉冲个数，也就是利用标准的1hz (周期为1s) 脉宽信号对输入的待测信号的脉冲进行计数，1秒计数结束后对采集到脉冲个数送到数码管显示。 测频控制器有3个输入信号：samplefreq为标准的脉冲信号，reset是复位控制信号，start是开始测量信号；3个输出信号：endmeasure是结束测量信号(计数复位和转换复位)，gate是答应计数信号(即门控信号)，enableconvert是开始转换信号。控制流程是先对频率计复位，再开始测量，在samplefreq信号的上升沿，gate 信号使能使计数器开始工作，到samplefreq的下一个上升沿，gate反转成低电平使计数器停止计数，同时enableconvert使转换器开始转换二进制数(转换时间低于1s)。转换结束后，十进制数经过7段显示译码器译码，然后在数码管中显示所测信号的频率。由于enableconvert信号的使用使数码管数据显示稳定，不会
基于相位差分的FPGA瞬时测频的实现
龙源期刊网 https://www.360docs.net/doc/cc11329908.html, 基于相位差分的FPGA瞬时测频的实现 作者：李滨玉许洁静魏波 来源：《现代电子技术》2013年第18期 摘要：为了实现在信噪比较高条件下的高精度测频，考虑在不同时刻噪声的不相关性，利用多点平均的方法对相位差分算法进行了改进，通过Matlab的仿真表明了该算法在信噪比较高的条件下，具有稳定的，较好的测频性能，且拥有较低的计算量。最后利用FPGA技术在硬件上实现了该算法，结构清晰简单，实时性高，可模块化和功能拓展，通过实际的测试，该算法在信噪比较高的条件下，可以获得较好的测频效果，测频误差小，可以满足实际工程需求。 关键词：相位差分；多点平均FPGA；硬件实现； Matlab 中图分类号： TN911?34 文献标识码： A 文章编号： 1004?373X（2013）18?0118?03 0 引言 近年来，精密测量、雷达定位、目标识别等领域的高速发展对相位差测量精度和速度都提出了很高的要求。目前，理论上比较成熟的相位差测量算法主要利用相关原理和快速傅里叶变换（FFT）原理。但由于硬件环境的复杂性和不稳定性，传统硬件测量的精度往往大大低于软件计算精度，而高性能FPGA芯片的发展为硬件提高相位差测量算法的精度提供了新的方向。信号瞬时频率的估计是信号处理的一个重要问题，数字测频算法灵活多样，根据测频精度，测频时间和信号受干扰的程度，可以选取不同的测频方法，以适应不同的应用场合。随着高速度、大规模可编程器件的发展为实现这些算法提供了硬件平台，使得这些算法可以应用到实际工程中。 1 瞬时测频原理 工程意义上的瞬时测频是指在测频误差倒数量级的时间段上的测频，例如，对于测频精度为1 MHz，用来测频所占用的信号时间在1 μs左右或者更小，就被叫作瞬时测频。 时域相位差测频算法原理简单直观，运算量小，速度快，利用很少的采样点就可以实现频率的估计，适用于实时处理场合。 1.1 直接相位差分法[1?2] 1.2 测频精度改进[3] 由瞬时频率的概念，瞬时频率也可以理解为信号在某一个很短的时间段内的平均频率，由于对某时间点上频率的测量是物理不可实现的，所以在接收机中用一个时间段（如100 ns时间
基于FPGA的数字频率测量仪
EDA实验报告 题目：基于FPGA的数字频率测量仪姓名：吕游 学号：201212171909
1.实验目的 1）掌握偶数倍分频电路的设计思路。 2）掌握带有计数使能输入端和异步清零功能的模为10的计数模块。 3）掌握动态扫描数码管的计数的工作原理及其使用方法。 2.实验任务 1）利用所学的知识设计一个4位的频率计，可以测量从1-9999Hz的信号频率。 2）将被测信号的频率在四个动态数码管上显示出来。采用文本设计的方法，设计软件用Quartus2。 3.实验原理 1. 功能与原理 采用一个标准的基准时钟，在单位时间（如1s）里对被测信号的脉冲数进行计数。 即为信号的频率。4位数字频率计的顶层框如下图所示，整个系统分三个模块：控制模块、计数测量模块和数据锁存器。 1）控制模块 控制模块的作用是产生测频所需要的各种控制信号。控制模块的标准输入时钟为
1Hz，每两个周期进行一次频率测量。该模块产生三个控制信号，分别是：count_en，count_clr和load。Count_clr信号用于在每一次测量开始时，对计数模块进行复位，以清除上次测量的结果。复位信号高电平有效，持续半个时钟周期的时间。Count_en 信号为计数允许信号，在Count_en信号的上升沿时刻，计数模块开始对输入信号的频率进行测量，测量时间恰为一个时钟周期（1s），在此时间里对被测信号的脉冲数进行计数，即为信号的频率。然后将该值锁存，并送到数码管显示出来。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而闪烁不断。在每一次测量开始时，都必须重新对计数模块清零。 控制模块所产生的几个控制信号的时序关系如下图所示。从图中可以看到，计数使能信号Count_en在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号Load,然后产生清零信号上升沿。 2）锁存器模块 锁存器模块也是必不可少的。测频模块测量完后，在Load信号的上升沿时刻将测量值锁存到寄存器中，然后输出，送到实验板上的数码管上显示出相应的数据。 3）计数模块 计数模块用于在单位时间中对输入信号的脉冲数进行计数，该模块必须有计数允许、异步清零等端口，以便于控制模块对其进行控制。 2. 设计实现 4位数字频率测试仪的顶层原理图，其中fre_ctrl是控制模块，count_10是计数模块，latch_16是16位锁存器模块。这三个模块都采用文本方式设计实现。
基于FPGA的数字频率及设计与实现
哈尔滨工业大学华德应用技术学院毕业设计（论文） 第1章绪论 1.1 课题背景与意义 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，频率的测量就显得尤为重要，而频率计的研究工作更具有重大的科研意义。 由于大规模和超大规模数字集成电路技术、数据通信技术与单片机技术的结合，数字频率计发展进入了智能化和微型化的新阶段。近年来，随着电子设计技术的飞速发展，数字电路的研究及应用出现了广阔的空间。利用FPGA（Field Programmable Gate Array）的设计软件可以将设计好的程序“烧写”到FPGA器件中，如同自行设计集成电路一样，可以节省电路开发的费用与时间。Altera公司提供的Quartus II软件进行FPGA设计开发流程，根据设计需要可以进行原理图、硬件描述语言进行设计，并进行编译仿真，配合Modelsim仿真软件测试设计功能的实现。 1.2 本课题主要研究内容 传统频率计设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着可编程逻辑器件（CPLD/FPGA）的广泛应用，以EDA工具作为开发手段，运用硬件描述语言（VHDL/Verilog），将使整个系统大大简化，提高整体的性能和可靠性。而本课题正是采用硬件描述语言对数字频率计进行设计，整个系统非常精简，而且具有灵活的现场可更改性，在不更改硬件电路的基础上，可以对系统进行各种改进来进一步提高系统的性能，因此该数字频率计具有精确、可靠、和现场可编程等优点。 本设计所能达到的技术指标如下： 1.能测量输入信号的频率范围为1hz～99Mhz； 2.波形可以是方波等任何有固定频率的信号； 3.运用硬件描述语言和原理图法进行设计； 4.运用Quartus II软件进行设计和Modelsim软件仿真。 -1-
基于FPGA的数字频率计实验报告(能测占空比)
基于FPGA的数字频率计设计 学院： 专业： 班级： 姓名： 学号： 审阅老师： 评分：
目录 一、课程设计目的 (3) 二、设计任务 (3) 三、功能要求与技术指标 (3) 四、数字频率计工作原理概述 (3) 五．数字频率计实现方法 (4) 六．结论与误差分析 (11) 七．VHDL程序： (12)
一、课程设计目的 熟悉EDA工具，掌握用VHDL语言进行数字系统设计的基本方法和流程，提高工程实践能力。 二、设计任务 设计一数字频率计，用VHDL语言描述，用QuartusII工具编译和综合，并在实验板上实现。 三、功能要求与技术指标 1.基本功能要求 （1）能够测量出方波的频率，其范围50Hz~50KHz。 （2）要求测量的频率绝对误差±5Hz。 （3）将测量出的频率以十进制格式在实验板上的4个数码管上显示。 （4）测量响应时间小于等于10秒。 以上（1）~（4）基本功能要求均需实现。 2.发挥部分 （1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。 （2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围 0.100KHz~999.9KHz）...可以自定义各档位的范围。量程选择可以通 过按键选择，也可以通过程序自动选择量程。 （3）若是方波能够测量方波的占空比，并通过数码管显示。 以上（1）~（3）发挥功能可选择实现其中的若干项。 四、数字频率计工作原理概述 1.数字频率计简介
在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重 要。而数字频率计是采用数字电路制成的实现对周期性变化信号的频率 的测量。 2.常用频率测量方法： 方案一 采用周期法。通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。 方案二 采用直接测频法。直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。 五．数字频率计实现方法 本文采用方案二直接测频法进行设计，具体实施方法如下： 1.直接测频法： 采用一个标准的基准时钟，在单位闸门时间(1s)里对被测信号的脉冲数进行计数，即为信号的频率。由于闸门时间通常不是待测信号的整数 倍，这种方法的计数值也会产生最大为±1个脉冲误差。 进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。由此可知直接测频
基于FPGA的频率测试仪设计
1 引言 频率特性是一个网络性能最直观的反映。频率特性测试仪用于测量网络的幅频特性和相频特性，是根据扫频法的测量原理设计，是一种快速、简便、实时、动态、多参数、直观的测量仪器，可广泛应用于电子工程等领域。由于模拟式扫频仪价格昂贵，不能直接得到相频特性，更不能打印网络的频率响应曲线，给使用带来诸多不便。为此，设计了低频段数字式频率特性测试仪。该测试仪采用数字直接频率合成技术专用的集成电路AD985l产生扫频信号，以单片机和FPGA为控制核心,通过A/D和D／A转换器等接口电路，实现扫频信号频率的步进调整、数字显示及被测网络幅频特性与相频特性的数显等。该系统成本低廉，扫频范围较宽(10 Hz～1MHz)，可方便地与打印机连接，实现频率特性曲线的打印。 2 多功能计数器设计方案 2．1 幅频和相频特性测量方案 方案1：利用公式H(s)=R(s)/E(s)，以冲击函数为激励，则输出信号的拉氏变换与系统函数相等。但是产生性能很好的冲击函数比较困难，需要对采集的数据做FFT变换，需要占用大量的硬件和软件资源，且精度也受到限制。 方案2：扫频测试法。当系统在正弦信号的激励下，稳态时，响应信号与输入激励信号频率相同，其幅值比即为该频率的幅频响应值，而两者的相位差即为相频特性值。采用频率逐点步进的测试方法。无需对信号进行时域与频域的变换计算，通过对模拟量的测量与计算完成，且精度较高。 综上所述，选择方案2。 2．2 扫描信号产生方案 方案1：采用单片函数发生器。其频率可由外围电路控制。产生的信号频率稳定度低，抗干扰能力差，灵活性差。 方案2：采用数字锁相环频率合成技术。但锁相环本身是一个惰性环节，频率转换时间长，整个测试仪的反应速度就会很慢,而且带宽不高。 方案3：采用数字直接频率合成技术(DDFS)。以单片机和FPGA为控制核心,通过相位累加器的输出寻址波形存储器中的数据,以产生固定频率的正弦信号。该方案实现简单，频率稳定，抗干扰能力强。 综上分析，采用方案3。 2．3 幅度检测方案 方案1：采用二极管峰值检测电路。但是二极管的导通压降会带来较大误差，小信号测量精度不高，而且模拟电路易受到外部的影响，稳定性不高。 方案2：采用真有效值检测器件。该方法电路简单，精度高，稳定性高。 综上所述，采用方案2。 2．4 相位检测方案
基于FPGA的高精度频率计设计实验报告
基于FPGA的高精度频率计设计实验 一．实验目的 1.熟悉数字存储示波器基本工作原理。 2.掌握硬件测频和测周的基本原理。 3.掌握在现有综合实践平台上开发DSO硬件频率计模块的方案及流程。 二．实验内容 1.结合数据采集、存储和触发模块的FPGA代码，理解DSO的基本工作原理。 2.编写FPGA代码完善DSO的频率计模块，实现高精度测频和测周功能。 三．预备知识 1.了解综合实践平台硬件结构。 2.熟悉Xilinx ISE Design Suite 1 3.2开发环境使用方法。 3.熟悉Verilog HDL硬件描述语言的语法及运用。 四．实验设备与工具 硬件：测试技术与嵌入式系统综合实践平台， PC机Pentium100 以上，XILINX USB调试下载器。 软件：PC机Win XP操作系统， Xilinx ISE Design Suite 13.2开发环境 五．实验步骤 1. 打开工程文件SYPT_FPGA.xise 2. 打开freq_measure.v和period_measure.v文件，先根据定义好的模块端口输入输出信号，结合测频和测周的原理，在提示添加代码处补充代码： a. 测频模块（freq_measure.v） 测频模块的基本功能是测量闸门时间内被测信号的脉冲个数。实现过程如下： （1）由标准时钟计数产生一个预设闸门信号，然后用被测信号同步预设闸门信号产生实际闸门信号； 要求：预设闸门时间可根据用户选择信号（select_parameter）在50ms、100ms、1s、10s 中切换。具体代码如下图。
（2）标准时钟和被测信号在实际闸门内计数。标准时钟的计数结果N s放到mea_cnt_fs 中，被测信号的计数结果为N x放到mea_cnt_fx中，输出以上计数结果，并同时输出测频完成标志mea_flag，具体代码如下图。 b. 测周模块（period_measure.v） 测周模块的基本功能是把被测信号作为闸门信号，在它的一个周期的时间内，对标准时钟信号计数。实现过程如下： （1）被测信号相当于一个预设闸门信号，为了提高测量精度，采取扩大闸门时间25倍（即取被测信号25个周期为预设闸门信号）；
频率特性测试仪的设计
频率特性测试仪的设计 1 引言 频率特性是一个网络性能最直观的反映。频率特性测试仪用于测量网络的幅频特性和相频特性，是根据扫频法的测量原理设计，是一种快速、简便、实时、动态、多参数、直观的测量仪器，可广泛应用于电子工程等领域。由于模拟式扫频仪价格昂贵，不能直接得到相频特性，更不能打印网络的频率响应曲线，给使用带来诸多不便。为此，设计了低频段数字式频率特性测试仪。该测试仪采用数字直接频率合成技术专用的集成电路AD985l产生扫频信号，以单片机和FPGA为控制核心,通过A/D和D／A转换器等接口电路，实现扫频信号频率的步进调整、数字显示及被测网络幅频特性与相频特性的数显等。该系统成本低廉，扫频范围较宽(10 Hz～1MHz)，可方便地与打印机连接，实现频率特性曲线的打印。 2 多功能计数器设计方案 2．1 幅频和相频特性测量方案 方案1：利用公式H(s)=R(s)/E(s)，以冲击函数为激励，则输出信号的拉氏变换与系统函数相等。但是产生性能很好的冲击函数比较困难，需要对采集的数据做FFT变换，需要占用大量的硬件和软件资源，且精度也受到限制。 方案2：扫频测试法。当系统在正弦信号的激励下，稳态时，响应信号与输入激励信号频率相同，其幅值比即为该频率的幅频响应值，而两者的相位差即为相频特性值。采用频率逐点步进的测试方法。无需对信号进行时域与频域的变换计算，通过对模拟量的测量与计算完成，且精度较高。 综上所述，选择方案2。 2．2 扫描信号产生方案 方案1：采用单片函数发生器。其频率可由外围电路控制。产生的信号频率稳定度低，抗干扰能力差，灵活性差。 方案2：采用数字锁相环频率合成技术。但锁相环本身是一个惰性环节，频率转换时间长，整个测试仪的反应速度就会很慢,而且带宽不高。 方案3：采用数字直接频率合成技术(DDFS)。以单片机和FPGA为控制核心,通过相位累加器的输出寻址波形存储器中的数据,以产生固定频率的正弦信号。该方案实现简单，频率稳定，抗干扰能力强。 综上分析，采用方案3。
基于FPGA的数字频率计设计与实现
【摘要】本文介绍了基于FPGA的数字频率计的设计方法，设计采用硬件描述语言Verilog，在软件平台QuartusⅡ9.1上完成，可以在较高的时钟频率下正常工作。该数字频率计采用测频的方法，能基本测量1Hz到16MHz之间的信号。并使用仿真软件对Verilog 程序做了仿真，并完成综合布局布线，最终下载到DE2-70实验板上得到实现。 【关键词】FPGA、Verilog、QuartusⅡ9.1、测评方法 Abstract：This paper introduces the design method of digital frequency meter based on FPGA,which use hardware description language-Verilog in software development platform QuartusⅡ9.1 and word in relatively high-speed clock.The frequency meter uses the method of frequency measurement,which could accurately measure the frequency of signals from 1Hz to 16MHz.This system uses the simulation tool to run and debug the Verilog progran,and design the circuit placement.A good result can be achieved when the program was burnt on the breadboard DE2-70. Key words：FPGA,Verilog, QuartusⅡ9.1,Frequency Measurement 0 引言 数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，它被广泛应用与航天、电子、测控等领域。它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用液晶显示器显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分为四个模块来实现其功能，即整个数字频率计系统分为分频模块、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。而且，本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。本文详细论述了利用VHDL硬件描述语言设计，并在EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。特点是：无论底层还是顶层文件均用Verilog HDL语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。该设计方案对其中部分元件进行编程，实现了闸门控制信号、多路选择电路、计数电路、位选电路、段选电路等。频率计的测频范围：
基于FPGA控制的频率特性测试仪
基于FPGA控制的幅频特性测试仪 摘要 频率特性测试仪用于测量一个未知的线性时不变系统的频率特性，是研究电路系统特性的常用工具之一。 本系统采用复杂可编程逻辑器件EP1K100QC208-3作为数据处理及控制核心，由键盘输入部分、A/D转换部分、D/A转换部分、相位测量整形电路部分共同组成。整个设计采用VHDL(超高速硬件描述语言)语言作为系统内部硬件结构的描述手段,在Altera的maxplusⅡ的软件支持下完成。该系统可以在50Hz～25kHz频率范围内对被测网络进行频率特性测量，并把测得的数据显示在数码管上。电压放大倍数测量的误差不大于±5%，相移测量误差不大于1°。 本系统充分利用FPGA对数据的高速处理能力，使得系统设计高效、可靠。与市场上的频率特性测试仪相比, 该系统具有实现简单、成本低廉、扫频范围利用率高等优点，该系统具有较强的实用价值和发展前景。 【关键词】FPGA；频率特性；VHDL 1
Frequency Characteristic Instrument Of FPGA－Based Control Abstract Frequency Characteristic Instrument is used for measuring frequency characteristics of an unknown linear time-invariant system. That is one of the common tools used to study the characteristics of the circuit system. In this system, complex programmable logic device EP1K100QC208-3 as a data processing and control center , the system is composed of the Keyboard Input Part, A / D Conversion Part, D / A Conversion Part and Phase Shaping Circuit. The whole design uses VHDL (ultra-high-speed hardware description language) language as a description of hardware within the system means in Altera's maxplus Ⅱcomplete software support. The system can be 50Hz ~ 25kHz frequency range, the measured frequency characteristics of the unknown network will be shown in the digital tube. V oltage gain measurement error less than ± 5%, the phase shift measurement error is not greater than 1 °. The system makes full use FPGA high-speed data processing capabilities, making system design efficient and reliable. Compared with the Frequency Characteristic Instrument in the market, this system has the advantages of production simple ,low cost and high efficiency of Sweep range. The system has strong practi cal value and development prospects. 【Keywords】FPGA、frequency characteristic、VHDL 2
FPGA-测试频率实验报告
西南科技大学 电工学，电子技术学生实验报告 课程名称FPGA现代数字系统设计 实验名称4位十进制频率计设计 姓名邓彪 班级电子0902 指导老师 评分 2012年4月10日
1.实验目的： 设计4位十进制频率计，学习较复杂的数字系统设计方法。 2.实验原理： 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这清0个信号可以由一个测频控制信号发生器产生，即图5-1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN 能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。 在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。 3.实验内容： 1、根据例5-1（10进制计数器，用于计算分频结果，并连接数码管显示）、例5-2（测 频控制器，使得频率计能自动测频）、例5-3（锁存器，将频率计的每位数锁存后输出）以及4位十进制频率计的工作原理写出频率计的顶层文件（或者原理图），并给出其测频时序波形，及其分析。在测试时候添加以下两个模块： (1）DE2上有两个时钟源，分别是（50MHZ ，PIN_N2），（27MHz,PIN_D13），编写一个分频模块，分别产生测频器的clk（8Hz）和f_in（频率任意定）时钟，用于连接在DE2上进行测试。 （2）编写数码显示模块led7s，用于显示频率计数的结果显示。 2、频率计设计硬件验证。编译、综合和适配频率计顶层设计文件，并编程下载进入目 标器件中。 4.实验步骤: 1. 构建一个工程名是我的学号f_test。 2、输入cnt10d的Verilog文本，将设计的Verilog程序输入，并存盘名为cnt10d.v，将
(完整版)基于FPGA的频率测量仪的设计_毕业设计
毕业设计（论文） 设计(论文)题目：基于FPGA的频率测量仪的设计
目录 摘要 ....................................................................................... 错误！未定义书签Abstract .................................................................................. 错误！未定义书签 1 绪论 ................................................................................................................. 2 相关技术综述................................................................................................... 2.1FPGA (3) 2.2 VHDL ……………………………………………………………… (3) 2.3 EDA (4) 2.4 QuartusⅡ....................................................................... . (4) 3 系统整体设计...................................................................................................
频率测试fpga实现
一种简单的频率测试方法及Verilog实现 (2012-05-23 22:30:35) 转载▼ 标签： verilog 对于频率测量，有很多的测试方法，这里我们介绍一种采用基准频率计数的方法测试频率。该测试方法非常容易理解。首先设计两个计数器BASE_CLK_CNT和CLK_TST_CNT，基准时钟BASE_CLK作为计数器BASE_CLK_CNT的输入时钟，被测信号CLK_TST作为CLK_TST_CNT的输入时钟。两个计数器同时开始计数，当CLK_TST_CNT计数到n时计数结束，这个时候根据BASE_CLK_CNT的值m和BASE_CLK的频率，可以计算出CLK_TST的频率。 在上述的测频方法中，两个计数器同时开始计数是整个设计的难点。由于 CLK_TST和BASE_CLK是两个异步信号，如果不对信号做特定的处理，就很难做到两个计数器同时开始计数。而且由于两个信号时异步信号，所以在做电路设计时，如果不做相应的处理，容易引起系统的不稳定。 这里我们采用的方法是，用最基本的CDC电路来处理CLK_TST，使之转换为与BASE_CLK在同一时钟域的信号，然后再进行频率测量。这里最基本的CDC电路也就是把CLK_TST用BASE_CLK锁两拍，然后生成新的CLK_TST信号。下面是具体的verilog实现：CLK_TST为输入信号，CLK_TST_2Q为输出的与BASE_CLK同时钟域的信号。经过这样的处理，整个频率测量电路的设计就可以在同一个时钟域中进行。 reg CLK_TST_Q; reg CLK_TST_2Q; always @(posedge BASE_CLK or negedge RESET) begin if(~RESET) begin CLK_TST_Q <= 1'b0; CLK_TST_2Q <= 1'b0; end
基于fpga的等精度频率测量
基于fpga的等精度频率测量，其基本是，利用两个计数器计数，一个对晶振计数，一个对被测时钟计数，这两个计数器有一个公共的使能端，即是闸门信号，当闸门信号到来时使能计数器计数 Clr模块程序如下 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity clr is port ( clk,notq : in std_logic; clr :buffer std_logic ); end ; architecture df of clr is signal jishu1 :std_logic_vector(31 downto 0); begin process(clk,notq) is begin if clk'event and clk='0' then if notq='1' then if jishu1=x"00000002" then jishu1<=x"00000000";clr<='1' ; else jishu1<=jishu1+1; clr<='0' ; end if ; else jishu1<=x"00000000"; clr<='0' ;
end if ; end if ; end process; end df ; jishu模块程序如下 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jishu is port ( clk : in std_logic; q,clr :buffer std_logic ); end ; architecture df of jishu is signal jishu1 :std_logic_vector(31 downto 0); begin process(clk) is begin if clk'event and clk='1' then if jishu1=x"05F5E0ff" then jishu1<=x"00000000";clr<='1' ; q<=not q; else jishu1<=jishu1+1; clr<='0' ; end if ; end if ; end process; end df ;