Allegro设置差分线和等长的方法

Allegro设置差分线和等长的方法
Allegro设置差分线和等长的方法

一、设置差分线的方法

方法一:

1、Logic→Assign Differenttial Pair

2、在弹出的对话框里选择需要添加的差分对,点击Add按钮,即可添加

方法二:

1、Setup→Constraints→Electrical

2、选择Net,然后在Objects→Create→Differenttial Pair

3、在弹出的对话框里选择需要添加的差分对,点击Create按钮,即可添加

设置完差分线对后,需要设置其约束规则,方法如下:

1、初始默认的有一个DEFAULT规则,右击DEFAUlT,选择Create→Physical CSet

2、弹出一下对话框,在Physical CSet栏写上规则名称,建议根据差分线的阻抗描写,点击OK,这里已经写好,规则名称为:DIFF100,就可以看到多了一行PCS

3、设立好规则后就可以在这项规则里设置线宽间距等参数了

4、在Net一栏看到有已经设好的差分线,在Referenced physical C Set选项下选择刚刚设好的规则DIFF100

*规则设置中各个项目的含义*

Line Width(设置基本走线宽度)

Min:最小线宽

Max:最大线宽,写0相当于无限大

Neck(neck模式,一般在间距很小的时候用到)Min Width:最小线宽

Max Length:最大线长

Differential Pair(差分线设置,单端线可不写)Min Line Spacing:差分对的最小线间距Primary Gap:差分对理想线间距

Neck Gap:差分对最小允许线间距

(+)T olerance:差分线允许的误差+

(-)Tolerance:差分线允许的误差-

Vias(过孔选择)

BB Via Stagger(设置埋/盲孔的过孔间距)Min:最小间距

Max:最大间距

Allow

Pad-Pad Connect:/

Etch:/

Ts:/

示意图:

二、设置等长

1、进入规则设置页面

Electrical→Net→Routing→Relative Propagation Delay

2、选中需要设置等长的网络,右击,选择Create→Match Group

3、更改组名称

4、设置好后,会显示MGrp,如下图。这样等长的线组就设好了,接下来是设置等长的约束规则

5、在Delta:T olerance一栏设置好长度误差范围

6、默认的是以时间和百分比为单位,我们改成长度单位,如下图

7、然后设置一个网络为目标网络,在网络Delta:Tolerance 栏处右键选择Set as target,如下图

8、最后打开检查模式,在Analyze菜单选择Analysis Modes,弹出以下对话框,打开Relative propagation delay

三、过电阻等长设置如下图这种等长:

1、首先要创建电阻模型,点击工具栏的Signal Model按钮

2、找到电阻,点击R0402_4_R0402_0 0,所有这种模型的电阻都高亮了

3、选中一个电阻,选择Create Model

4、进入下一步,默认,点击OK

5、进入下一步,默认,点击OK(注意:Value值不能为0)

6、依次把需要建立模型的电阻设好

7、这里可以看到我们刚刚设置好的XNet

8、选中网络,右击,Create→Pin Pair,创建Pin Pair

Allegro等长线Xnet约束设置

Allegro等长线Xnet约束设置 2010-11-11 11:31:00| 分类:cadence,orcad,al | 标签:|字号大中小订阅 Allegro中等长约束: 1排阻等设置为Xnet:Analyze->SI/EMI Sim->Model YES 2, 直接在DevType Value/Refdes中选择要设定Model 的器件或直接在板子上点选要设置Model的器件; 3, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后 Find Model即可,这里主要介绍没有的情况) 在出现对话框中选择Create ESpiceDevice model,点击OK ModelName: 输入产生Model的名字 Circuit type: 选择Type, 电阻,电感或电容 Value: 值 Single Pin: 各Pin的连接顺序, 中间为空格, 这里要注意要看零件的pin的排列, 1 2 3 4 5 6 7 8,就是: 1和2是一个电阻,其它同理 所以如果就是普通电阻电容那就更简单了. Common Pin: 这里不用管它,空着就可以. 上面都输入好了就点击OK,完成Model的建立. 点击OK退出就可以发现连接该排阻的两边的Net都有了个Xnet属性: 这样就可以搞定Xnet,很简单吧! 下面就开始等长设置吧! 第二部分针对Xnet部分的等长设置 设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等 长. 第一种, 使用Edit>Properties定义 注意必须使用Pin Pair 才能定义Xnet等长 RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20 在没有定义Xnet之前这样定义时会提示错误的 其它的和前面的等长设置方法都一样. 第二种, Constraint Manager 设置 1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏 出现Constraint Manager 窗体:

Allegro设置差分线和等长的方法

A l l e g r o设置差分线和 等长的方法 Revised by Petrel at 2021

一、设置差分线的方法方法一: 1、Logic→AssignDifferenttialPair 2、在弹出的对话框里选择需要添加的差分对,点击Add按钮,即可添加 方法二: 1、Setup→Constraints→Electrical 2、选择Net,然后在Objects→Create→DifferenttialPair 3、在弹出的对话框里选择需要添加的差分对,点击Create按钮,即可添加 设置完差分线对后,需要设置其约束规则,方法如下: 1、初始默认的有一个DEFAULT规则,右击DEFAUlT,选择Create→PhysicalCSet 2、弹出一下对话框,在PhysicalCSet栏写上规则名称,建议根据差分线的阻抗描写,点击OK,这里已经写好,规则名称为:DIFF100,就可以看到多了一行PCS 3、设立好规则后就可以在这项规则里设置线宽间距等参数了 4、在Net一栏看到有已经设好的差分线,在ReferencedphysicalCSet选项下选择刚刚设好的规则DIFF100 *规则设置中各个项目的含义* LineWidth(设置基本走线宽度) Min:最小线宽 Max:最大线宽,写0相当于无限大

Neck(neck模式,一般在间距很小的时候用到)MinWidth:最小线宽 MaxLength:最大线长 DifferentialPair(差分线设置,单端线可不写)MinLineSpacing:差分对的最小线间距 PrimaryGap:差分对理想线间距 NeckGap:差分对最小允许线间距 (+)Tolerance:差分线允许的误差+ (-)Tolerance:差分线允许的误差- Vias(过孔选择) BBViaStagger(设置埋/盲孔的过孔间距) Min:最小间距 Max:最大间距 Allow Pad-PadConnect:/ Etch:/ Ts:/ 示意图: 二、设置等长 1、进入规则设置页面 Electrical→Net→Routing→RelativePropagationDelay 2、选中需要设置等长的网络,右击,选择Create→MatchGroup

allegro等长设置总结.doc

对于专业的PCB layout人员,等长的 置自然如 家常小菜般常见 而对于一些硬 程师,由于不 常lay比较复杂PCB般,通常又要忙些其他的事情,在 一块儿就涉及的比较少了,不熟悉等长的 置就显得一点儿也不奇怪了 而有时,衡 性 比 ,硬 程师感觉没必要把一些简单的高速 外包,就亲自操刀, 时就会遇到各种他们感觉很奇怪的问题 曾 过几个客户,他们都向 请教过 一个问题 allegro怎 置等长 当时向他们讲解如何操作,根据 来 馈的结果,貌似效果不好 于是就准备亲自动手整理一篇相对比较全的等长 置文档,希望 次碰到客户需求时, 篇文档能搞定等长 置的问题 开始之前,先说一 什 置等长 方面的理论, 并没有深入地探究过,只知其然 数 逻辑中,数据的传输是按规定的时序进行的,信号在传输线 有自己的延时,如果信号线长度差别较大,对应的延时就会有较大的差别, 时信号间时序可能会紊乱,导 芯 不能 常收发数据 简单的说,信号线间的等长控制,就是 了时序的 配 在 计中,比较常见的就是信号线和时钟之间的误差 关于误差值, 再探讨一 接 来进入 题 需要控制等长的信号线,绝不是一根, 样 们可 根据情况进行分类处理 里 DDR2 例,介绍如何通过BUS来 置等长 束 打开CM,进行电气规 置,如 图 想必 个 计者,哪些信号应 分在一组,自己应 心里很清楚 在 们打开CM的电气规 ,先进行分组,如 的案子,有两 DDR2,就把数据线 8根分一组,然 在加 组信号的数据锁 信号和掩码信号 关于BUS的 置操作,如 图

简单说一 骤 选中信号---右键选择create---接着选择 菜单中的BUS 接 来会弹 一个对话框,如 图 在BUS栏中填 合适的 称,点 OK就完 了BUS的 建 如果 建BUS ,发现某一个信号或者几个信号漏选了, 时再把它们添加进 才的BUS就可 了 如 图 样会弹 对话框,如 如 就完 了BUS的 建 个人认 在 里对信号 建BUS进行 分,显得更加有条理

Allegro16.6约束规则设置详解_SCC

Allegro16.6约束规则设置详解 前言:本文主要讲解Allegro16.6约束管理器的使用,从基本约束规则到高级约束规则的设置。 目录: 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay

二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用

1、线间距设置 (1)、设置默认间距规则 点击CM图标,如下图所示,打开约束管理器。 单击Spacing,再点击All Layers,如下图所示。右边有一个DEFAULT就是默认规则,我们可以修改其值。

按住Shift键,点击第一个和最后一个即可选中所示,然后输入一个值,这样就都修改了,如下图所示 (2)、定义特殊的间距约束 点选Default按鼠标右键,执行Create-Spacing CSet

加入新规则。取一个有意义点的名字,如下图所示,单击OK。 其值是从默认规则拷贝的,先修改其值。 按住Shift键选中所有,输入12,回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers,在右边工作簿中,为GND网络设置12MIL_SPACE规则,在Referenced Spacing CSet下选中12MIL_SPACE,如下图所示

Allegro PCB Editor如何绕等长

Allegro PCB Editor如何绕等长 在高速PCB设计中,解决信号完整性中相对传输延迟最通常的做法就是对关键信号进行绕等长处理!该解决方案就是来看怎么在PCB Editor中实现绕等长布线。 关键字: cadence、cadence PCB SI、相对传输延迟、等长 ◆上海库源电气科技有限公司 ◆PSpice技术支持中心: https://www.360docs.net/doc/df4731765.html, ◆技术支持热线:4006-535-525 ◆Mail: support@https://www.360docs.net/doc/df4731765.html, ◆Web:https://www.360docs.net/doc/df4731765.html, 2012-6-18

Allegro PCB Editor绕等长布线 所需软件:Cadence PCB Editor 在开始真正绕等长的步骤之前需要我们解答两个问题: 1、需不需要绕等长? 只有高速信号才会产生信号匹配的问题,才需要绕等长,一般界定速度超过100M或者信号上升时间小于50ps的为高速信号。 2、为什么要绕等长? 由上面简图可以看到,由于信号速度很快,如果同组信号(比如地址线)之间传输延迟相差太大,发送端的信号传送到接收端时就会产生bit位错误或者在接收端无法达到足够的建立保持时间而导致接收端无法正确接收发送端的信号,对同组线要约束其相对传输延迟,所以才要绕等长使同组线间传输延迟在一定的范围内,保证信号正确传输。 步骤: 1、使用PCB Editor打开工程文件。 2、打开约束管理器,在相应网络上右击,选择“SigXplorer”提取需要设置等长的拓扑结 构

3、提取拓扑结构,在“SigXplorer”中设置约束并返回到PCB中, 红框中是设置约束规则的快捷键,为返回约束的快捷键。 图中最大红框的位置是设置拓扑约束的对话框。在“Pins/Tees”中选择需要设置等长约束的起始Pin和终止Pin,因为本例中提取拓扑结构时是一束总线,所以本例中“From”处选择“ALL DRVRS”,“TO”处选择“ALL RCVRS”,意为对提取的这束线的所有发送端到接收端设置约束,在“Delta Type”中选择约束用的单位(时间,或者长度)。然后在Delta中输入本束线中所有线之间的误差值,在“Tol Type”中输入基于这个“Delta”值的误差值的单位。“Tolerance”是在“Delta”基础上的误差值。

Cadence等长处理

Cadence等长处理 对于时序处理而言,在板上实现的手段就是绕等长。作为一个合格的layout工程师,首先必须得是一个合格的"绕等长"工程师,毕竟一切从助手做起。 一般来说,我们绕等长在allegro软件就只有一个命令Delay Tune,感觉有点不够用。现在给大家安利一下allegro16.6关于绕等长推出的新功能,所有命令如下图所示。 首先是Timing Vision,个人觉得这真是一个实用的技能,很人性化。以前绕等长的时候,哪一根 最长,哪一根最短,绕到最后,哪一根没有绕好等等,都需要一个个去板子上找,或者去规则管理 器里头选择,简直是神烦。这个功能直接让比基准长的显示一种颜色,比基准短的显示一种颜色, 绕好的显示一种颜色,一目了然,直接绕就好,不需要再去规则管理器里面查看了。 接着是期待已久的自动绕等长了——Auto-interactive Delay Tune。想当年,刚开始学习layout 的时候,就是从绕等长开始,一块又一块的板子,能做的只有绕等长,当时就想,要是有一天机器 可以自动绕等长就好,今天这个愿望果然实现了。自动等长的步骤很简单,设置好等长规则后,只 需要选择Auto-interactive Delay Tune命令,然后框选想要等长的线就好,机器就可以自己运算,然后就可以看到已经绕好的等长了,真是简单粗暴到极点了。不说了,有图有真相。

有了单线的自动等长,那就肯定不会放过板上随处可见的差分了,看大招——Auto-interactive Phase Tune。现在板子的速率越来越高,板上的差分线也就跟着越来越多,对内等长的工作量自然就加大了。但是自从有了绕线新功能,就再也不担心绕等长费时多啦。步骤和单线绕等长一样,简单明了。

Allegro中的约束规则设置V1.2

A llegro中的约束规则设置 Allegrophan 刚好五个字

修订记录 日期版本描述作者2008-12V1.0初版,学完的总结。适用于Cadence15.5版本。Allegrophan 2009-09-08V1.1小改,修改部分措辞Allegrophan 2009-10-14V1.2小改,更正、修改几个错漏之处。添加一些说明性文字。 感谢群里的佳猪、梦姑娘等朋友的指正! Allegrophan

目录 一:Physical(Line/vias)rule物理特性(线宽和过孔)约束设置: (4) 1)“Set values”设置约束特征值 (5) 2)“Attach property”绑定约束 (6) 3)“Assignment table”约束规则分配 (8) 二“Spacing rule”间距约束设置 (9) 1)“Set values”设置约束特征值 (9) 2)“Attach property”绑定约束 (10) 3)“Assignment table”约束规则分配 (11) 三Constraint areas区域约束设置 (12) 四Allegro中走线长度的设置 (13) 1)差分线等长设置 (13) 2)一组Net等长 (16) 3)XNet等长 (17)

线宽、线距、区域的约束主要在“Constraints Sys ”中设置,点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口,如下: “Constraints Sys ”窗口分两个级别,第一级别有两类:Standard design rules 和Exte Extended nded design rules 。Standard design rules 仅有一级分类,点击“Set standard values ”设置默认约束值,如下:

如何在Allegro16.3里设置Xnet并进行等长设置

附件是一篇网上找到的文章,此文详细介绍了如何设置Xnet以及进行等长设置走线。本人的应用相对更简单,由于不是经常画板子,所以对于如何使用Xnet常常忘记,而本文介绍的相对复杂,为了在每次画板子的时候相对快速的使用Xnet,特记录本人使用Xnet的过程于此。 首先,介绍本人为何要使用Xnet。本人使用Xnet的场合主要有两种场合,一种是走线路径阻抗匹配,所以走线中串接了一个匹配电阻,如果需要等长,所以要给这一组走线设置Xnet;另一种是高速差分走线以及像Altera的高速Transciever的差分走线一般都需要对高速差分线进行AC耦合,所以每根线上串接了一个0.1uF的电容,而差分走线都需要进行等长,所以需要计算电容两端走线之和来进行等长控制。 如果没有建立Xnet,如图1所示的差分走线的每一根就会分为2段net。那么在Allegro的约束管理器中进行等长设置的时候需要首先建立差分对(Diff pair),这时候你会发现有图2所示的情况出现。从图2能发现什么呢?即RX1_T_N和RX2_T_N的“type”是不一样的,显然RX1_T_N的type是net而RX2_T_N 的type是Xnet,也就是在建立差分对约束的时候前者只是约束了一部分,而后者是约束了整根线。 图1 Altera的GXB高速接收通道 图2 在Allegro16.3的约束管理器中建立建立差分对 根据文章介绍,第一步是要建立Xnet,建立Xnet的过程如下所示 第1步,在Allegro的PCB Editor的Analyze菜单下选择SI/EMI Sim->Model Assignment命令,如图3所示

cadence等长规则设置

cadence等长规则设置 提到绕等长的问题,就不得不说一下等长约束规则的设置了。在allegro的规则管理器里,只有你想不到的规则,没有设置不了的。正是因为其五花八门,所以经常有很多的BUG出现,对于很多人来说,建规则会成为比较难跨越的高山。 等长规则的设置有多种不同的方法,有傻白甜型,有端方君子型,有腹黑高冷型,总有一款适合你的。 1、做人从傻白甜开始 望文生义,傻白甜就是操作简单,结果尽如人意的意思了。这种方法几乎是一 步到位的,选中目标网络,单击右键,直接创建Match Group,然后取个好听 又好记的名字,如下图。 至此,我们的万里长征就要成功了,只剩下最后一步了,添加等长范围。在Match Group 行,tolerance那里改成想要的等长范围,然后回车,等长规格就这么简单粗暴的设置

好了。 2、端方君子,心之所向 对于简单的点对点的拓扑,傻白甜能起到相应的作用,但是对于一些比较复杂的拓扑结构,可能就收效甚微了,这时候就需要我们的君子登场了。 为什么说这种方法是端方君子型呢,主要是因为它一步一步,有理有据,按照步骤试一下的话,就会觉得,原来如此,建等长规则还是比较简单的。下面就是动作分解了,首先选中目标网络,建立net group。 建立net group后,选中建立的net group,单击右键,选择SigXploer命令,打开SigXploe,也可以选择单个网络打开SigXploe,网络的拓扑显示如下。

是感觉真的很美好呢? 3、腹黑高冷才是真绝色 然而,也有君子搞不定的时候,因为毕竟不是所有的BUG都是光明正大的阳谋,让你 可以知道怎么去改正,就像拓扑连接不正确时,可以通过给阻容器件赋模型来解决。有 的BUG就像避无可避的阴谋诡计,比如无法打开SigXploer,器件模型出问题等,无处 着手时,这时候就需要剑走偏锋,腹黑的方法才能够一招致胜。这次直接选择网络建立pin Pair,不管什么拓扑错误或是其他,直接避过,建立点对点的连接,这也正是高冷 风范,不管什么BUG,都是“我不听,我不听”。

Allegro线宽、间距、等长、差分

A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .p c b b b s .c o m

修订记录日期 版本描述作者2008-12 V1.0初版,学完的总结。适用于Cadence 15.5版本。Allegrophan 2009-09-08 V1.1小改,修改部分措辞Allegrophan 2009-10-14V1.2小改,更正、修改几个错漏之处。添加一些说明性文字。 感谢群里的佳猪、梦姑娘等朋友的指正!Allegrophan w w w .p c b b b s .c o m

目录 一:Physical (Line/vias )rule 物理特性(线宽和过孔)约束设置:.............41)“Set values”设置约束特征值....................................................................52)“Attach property ”绑定约束.....................................................................63)“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91)“Set values ”设置约束特征值................................................................92)“Attach property ”绑定约束.................................................................103)“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131)差分线等长设置......................................................................................132)一组Net 等长..........................................................................................163)XNet 等长................................................................................................17w w w .p c b b b s .c o m

Allegro 中设置等长规则的通用方法

Allegro中设置等长规则的通用方法 在当今高速PCB设计中,一组走线的等长越来越重要。Allegro为 工程师提供了功能强大的Constrain Manager,即约束管理器,工程师可以很方便地进行各种规则的设定,包括等长规则。 在无线时代早前发表的《DDR布线规则与过程》一文中,已经给出了一种设置等长规则的方法,但这种方法具有一定的局限性,一旦某条网络的拓补不符合规律, 将出现异常。本文以朋友设计的EMMC 小卡为例,给出一种相对通用的等长规则设置方法,希望对读者有帮助。 1. 本例中需要实现PCI-e金手指到EMMC芯片等长,包括D0-D7,CLK,CMD这10条网络。查看各条网络,确认是否存在串联匹配电阻。本例中,仅在时钟线上存在,如下图的高亮器件。 2. 为串联匹配电阻分配仿真模型,这样做的目的只有一个:建立Xnet。因为我们要实现的是金手指到达EMMC芯片的引脚等长,所以必须将串联匹配电阻的两端网络视为同一条。点击Analyze—>Model Assignment,如下图,

3. 在16.6版本中会弹出一个对话框,就是一些设计错误,直接点击Ignore Errors下面的“All”,然后再点击“OK”即可,如下图。 4. 勾选右侧Find窗口中的Symbols,如下图。

5. 点击时钟线上的串联匹配电阻R9,会出现Signal Model Assignment的界面,如下图。 6. 点击“Create Model,如下图。

7. 在弹出的Create Device Model对话框中点击“OK”,如下图。 8. 在弹出的Create ESpice Device Model对话框中点击“OK”,如下图。

Allegro 中走线等长设置进阶

在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题. 注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验! 在这之前首先介绍一下一个新个概念Xnet,见下图: 我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet. 大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置, 下面是一个具体案例: 现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求. 如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了. 下面内容将详细介绍怎样设置Xnet与Xnet等长. 第一部分: Xnet设置 (下面步骤可能有些简单,不过能达到效果) 0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J 1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子. 2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议

allegro等长设置总结.doc

对于专业的PCB layout lay比较复杂PCB 就亲自操刀, allegro当时向他们讲解如何操作,于是就准备亲自动手整理一 开始之前, 如果信号线长度差别较大,对应的延时就会有较大的差别, 关于误差值, DDR2BUS CM,进行 CM的 DDR28 BUS

选中信号---右键选择create---BUS BUS OK BUS BUS BUS BUS BUS

1.BUS SiXplorer… 2. 3. 1Rel Prop Delay

rule name From和To From和To. Delta和Tolerance就是误差长度,如0mil和25mil, 50mil,信号线和参考基准信号线 25mil Add—Apply—OK. CM File---update CM.constraint manager . 1.回到CM rule name BUS name的MGrp 2.MGrp的name,右键analyze length,升序or降序, 1.delay tune 2.

1.BUS中的信号的模型不一样,如 MGrp 2.BUS rule name 建的rule name MGrp 关于Xnet Xnet Xnet 1.Analyze>SI/EMI Sim>Model…DC net,直接Yes Model

2.model Detype value/refdes 3.点选create mode… 4.ok Modename Circuit type Single pins116pin,就连着,接着215相当于另一个电阻…pin number之间用空格隔开,如1和1616和22和15之间… net的property Member of XNet:… Xnet Pin Pair 1.在BUS create---pin pair ok net pin pair net ppr pin pair

allegro等长设置方法

前言 Manager是一交互式平台,在Cadence PCB设计中它是基于对电子表格操作的 Constraints 管理高速电气规则的工具,Constraints Manager可以让设计者定义、察看和验证规则并可以利用SigXplorer expert研究电路的拓扑结构和设置对应的约束条件并反馈到Constraints Manager中。 第1章 Constraints Manager界面 第2章 Constraints Manager组成 1.Object Type Folder:(1)ECSet:在这文件夹可看到你在板中设定的部分规则,如 Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays 等等。(2)Net:在这文件夹可实现信号的约束条件的操作,如Signal Integrity、 Timing、Max/Min Propagation Delays、Relative Propagation Delays、Bus、Pin Pair 等。 2.Workbooks:展开Object Type Folder,其下的Workbooks主要有(1)Signal Integrity: 信号完整性规则设定;(2)Timing:建立时间等设置;(3)Routing:布线约束规 则设定,如阻抗、绝对长度、相对长度等。 3.Worksheet:展开Workbooks,其下都有相应的Worksheet,如Routing下有:Impedance、 Max/Min Propagation Delays、Relative Propagation Delays等。 其上三者关系如下:

Allegro中走线等长设置进阶

Allegro中走线等长设置进阶

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在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题. 注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验! 在这之前首先介绍一下一个新个概念Xnet,见下图: 我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet. 大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置, 下面是一个具体案例: 现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求. 如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了. 下面内容将详细介绍怎样设置Xnet与Xnet等长. 第一部分: Xnet设置 (下面步骤可能有些简单,不过能达到效果) 0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J 1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子.

ALLEGRO 约束规则设置步骤

ALLEGRO 约束规则设置步骤 本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助。由于本人水平有限,错 误之处难免,希望大家不吝赐教! 在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好 constraint 规则,并将这些规则分配到各类 net group 上。下面以 ddr为例,具体说明这些约束设置的 具体步骤。 1.布线要求 DDR 时钟:线宽 10mil,内部间距 5mil,外部间距30mil,要求差分布线,必需精确匹配差 分对走线误差,允许在+20mil 以内 DDR 地址、片选及其他控制线:线宽 5mil,内部间距 15mil,外部间距 20mil,应走成菊花链状拓扑,可比 ddrclk 线长 1000-2500mil,绝对不能短 DDR 数据线,ddrdqs,ddrdm线:线宽 5mil,内部间距 15mil,外部间距 20mil,最好在同一层布线。数据线与时钟线的线长差控制在 50mil 内。 2.根据上述要求,我们在 allegro 中设置不同的约束针对线宽(physical),我们只需要设置 3 个约束:DDR_CLK, DDR_ADDR, DDR_DATA 设置好了上述约束之后,我们就可以将这些约束添加到 net上了。点击 physical rule set 中的attach……,再点击右边控制面板中的 more,

弹出对话框 如上图所示,找到 ckn0和 ckp0,点击 apply,则弹出

选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出 即这两个 net已经添加上了 NET_PHYSICAL_TYPE 属性,且值为 DDR_CLK. 类似的,可以将 DDR 数据线,数据选通线和数据屏蔽线的 NET_PHYSICAL_TYPE 设为DDR_DATA, DDR 地址线,片选线,和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR. 上述步骤完成后,我们就要将已经设好的约束分配到这些 net group 上。 如下图点击assignment table…… 弹出对话框

allegro等长线设置(memory)

Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06009 Author :SOFER Create Date :2005-8-30 Rev :1.00

布线规则要求 走线托扑结构: 等长要求: 1,走线长度为匹配电阻两端走线长的相加(A+B) 2,需要考虑北桥芯片内部长度(P) 3,等长为:P+A+B长度误差50Mil(组内) 术语:XNet 上图中A和B两个网络通过一个电阻连接,这种情况两个网络通过一个电阻或电容、电感连接在Cadence里我们称一个XNet。(X:eXtend)

操作步骤: 1,设置电阻的模型,模型设置好了软件自动会把A,B看成一个XNet。 a)菜单:Analyze>SI/EMI Sim> Model…,出现警告直接点Yes. b)找到电阻或排阻的DevType Value,如下图: 注意:在这界面下可以直接在PCB板子点击器件,模型界面下会自动跳到该器件DevType地方。 选中上面的RN_8P_rn_8p是所有的排阻,而下面的RN*是具体的某个排阻。

c)点击Create Model…,选择Create ESpiceDevice model,OK d)出现模型参数窗体,输入Value和Pin顺序,点击OK. 如果排阻Pin顺序是这样排列的:

那Single Pin顺序输入为:1 8 2 7 3 6 4 5,注意数字中间为空格。 e)完成模型设置后,有show element来查看Net属性,在Net name下面会多一个XNet名字,这表 示XNet已经设置好了。 2,在Constraint Manager中设置等长 a)菜单Setup>Electrical Constraint Spreadsheet或者直接点击工具栏启动Constraint Manager。

Allegro设置差分线和等长的方法

一、设置差分线的方法方法一: 1、Logic→AssignDifferenttialPair 2、在弹出的对话框里选择需要添加的差分对,点击Add按钮,即可添加 方法二: 1、Setup→Constraints→Electrical 2、选择Net,然后在Objects→Create→DifferenttialPair 3、在弹出的对话框里选择需要添加的差分对,点击Create按钮,即可添加 设置完差分线对后,需要设置其约束规则,方法如下: 1、初始默认的有一个DEFAULT规则,右击DEFAUlT,选择Create→PhysicalCSet 2、弹出一下对话框,在PhysicalCSet栏写上规则名称,建议根据差分线的阻抗描写,点击OK,这里已经写好,规则名称为:DIFF100,就可以看到多了一行PCS 3、设立好规则后就可以在这项规则里设置线宽间距等参数了 4、在Net一栏看到有已经设好的差分线,在ReferencedphysicalCSet选项下选择刚刚设好的规则DIFF100 *规则设置中各个项目的含义* LineWidth(设置基本走线宽度)

Min:最小线宽 Max:最大线宽,写0相当于无限大 Neck(neck模式,一般在间距很小的时候用到)MinWidth:最小线宽 MaxLength:最大线长 DifferentialPair(差分线设置,单端线可不写)MinLineSpacing:差分对的最小线间距PrimaryGap:差分对理想线间距 NeckGap:差分对最小允许线间距 (+)Tolerance:差分线允许的误差+ (-)Tolerance:差分线允许的误差- Vias(过孔选择) BBViaStagger(设置埋/盲孔的过孔间距)Min:最小间距 Max:最大间距 Allow Pad-PadConnect:/

【加精】Allegro中走线等长设置进阶

Allegro 中走线等长设置进阶 在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题. 注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验! 在这之前首先介绍一下一个新个概念Xnet,见下图: 我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet. 大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置, 下面是一个具体案例: 现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B 等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求. 如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了. 下面内容将详细介绍怎样设置Xnet与Xnet等长. 第一部分: Xnet设置 (下面步骤可能有些简单,不过能达到效果) 0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J 1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子. 2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议定义DC net直接Yes 即可,然后出现下面的Model设置窗体:

ALLEGRO 约束规则设置步骤

ALLEGRO约束规则设置步骤(以DDR为例) Dyyxh@pcbtech tzyhust@https://www.360docs.net/doc/df4731765.html,

本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助。由于本人水平有限,错误之处难免,希望大家不吝赐教! 在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上。下面以ddr为例,具体说明这些约束设置的具体步骤。1.布线要求 DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内 DDR地址、片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短 DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线。数据线与时钟线的线长差控制在50mil内。 2.根据上述要求,我们在allegro中设置不同的约束 针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR, DDR_DATA 设置好了上述约束之后,我们就可以将这些约束添加到net上了。点击physical rule set 中的attach……,再点击右边控制面板中的more,

弹出对话框 如上图所示,找到ckn0和ckp0,点击apply,则弹出

选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出 即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR. 上述步骤完成后,我们就要将已经设好的约束分配到这些net group上。 如下图点击assignment table……

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