北邮大二下 数电实验报告讲解

北邮大二下 数电实验报告讲解
北邮大二下 数电实验报告讲解

北京邮电大学

数字电路与逻辑设计实验

学院:

班级:

姓名:

学号:

班内序号:

实验一

一、实验名称

Quartus II 原理图输出法设计

(一)半加器

二、实验任务要求

用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模块单元。

三、设计思路和过程

◎设计思路

半加器电路是指对两个输入数据位进行加法,输出一个结果位和进位,不产生进位输入的加法器电路,是实现两个一位二进制数的加法运算电路。

数据输入:被加数AI、加数BI

数据输出:半加和SO、进位CO

◎设计过程

(1)列出真值表

输入输出

AI BI SO CO

000 0

01 1 0

10 1 0

110 1

*表中两个输入是加数AI和BI,输出有一个是和SO,另一个是进位CO。(2)根据真值表写出输出逻辑表达式

该电路有两个输出端,属于多输出组合数字电路,电路的逻辑表达式如下:CO?

=。所以,可以用一个两输入异或门和一个两输入与门

AI

=,BI

AI

SO⊕

BI

实现。

◎实验原理图

四、仿真波形图及分析

根据仿真波形对比半加器真值表,可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险,要消除该冒险可以加入相应的选通脉冲。

(二)全加器

二、实验任务要求

用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能,并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信号。

三、设计思路和过程

◎设计思路

全加器与半加器的区别在于全加器有一个低进位CI,从外部特性来看,它是一个三输入两输出的器件。

◎设计过程

(1)全加器的真值表如下

输入输出

AI BI CI SO CO

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

*其中AI为被加数,BI为加数,CI为相邻低位来的进位数。输出本位和为SO,向相邻高位进位数为CO。

(2)根据真值表写出逻辑表达式:

=,BI

SO⊕

AI

CI

BI

?

(

+

=)

BI

CO?

CI

AI

AI

根据逻辑表达式,可以知道只要在半加器的基础上再加入一个异或门、一个两输入与门和两输入或门即可实现全加器。

◎实验原理图

四、仿真波形图及分析

根据仿真波形对比全加器真值表,可以确定电路实现了全加器的功能。

(三)3线—8线译码器

二、实验任务要求

用3线—8线译码器(74LS138)和逻辑门设计实现函数

F+

C

B

=,仿真验证其功能,并下载到实验板测试。要求用拨+

+

A

A

CBA

B

C

C

B

A

码开关设定输入信号,发光二极管显示输出信号。

三、设计思路和过程

◎设计思路

74LS138是一个3线—8线的译码器,其输出为低电平有效,使能端G1为高电平有效,G2、G3为低电平有效,当其中一个为高电平,输出端全部为1。在中规模集成电路中译码器的几种型号里,74LS138使用最广泛。

要实现的函数用最小项表示如下:

F(C,B,A)=∑m(0,2,4,7)

只要将相应输出用一个四输入与非门实现即可。

◎注意

(1)74LS138的输出是低电平有效,故实现逻辑功能时,输出端不可接或门及或非门(因为每次仅一个为低电平,其余皆为高电平);

(2)74LS138与前面不同的是,其有使能端,故使能端必须加以处理,否则无法实现需要的逻辑功能。

◎实验原理图

四、仿真波形图及分析

当且仅当ABC输入为000、010、100、111时,F=1;可知电路实现了函数CBA

C

F+

+

B

+

=。

A

A

C

B

A

B

C

实验二

一、实验名称

VHDL组合逻辑电路设计

(一)奇校验器

二、实验任务要求

用VHDL语言设计实现一个4位二进制奇校验器,输入奇数个‘1’时,输出为‘1’,否则输出为‘0’,仿真实现验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。

三、设计思路和过程

输入元素:a3,a2,a1,a0

输出元素:b

输入输出

a3 a2 a1 a0 b

0 0 0 0 0

0 0 0 1 1

0 0 1 0 1

0 0 1 1 0

0 1 0 0 1

0 1 0 1 0

0 1 1 0 0

0 1 1 1 1

1 0 0 0 1

1 0 0 1 0

1 0 1 0 0

1 0 1 1 1

1 1 0 0 0

1 1 0 1 1

1 1 1 0 1

1 1 1 1 0

四、VHDL程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY hy_check IS

PORT(

a: IN STD_LOGIC_VECTOR (3 downto 0);

b: OUT STD_LOGIC

);

end hy_check;

ARCHITECTURE hy_arch OF hy_check IS BEGIN

PROCESS(a)

BEGIN

CASE a IS

WHEN"0000" => b <='0';

WHEN"0001" => b <='1';

WHEN"0010" => b <='1';

WHEN"0011" => b <='0';

WHEN"0100" => b <='1';

WHEN"0101" => b <='0';

WHEN"0110" => b <='0';

WHEN"0111" => b <='1';

WHEN"1000" => b <='1';

WHEN"1001" => b <='0';

WHEN"1010" => b <='0';

WHEN"1011" => b <='1';

WHEN"1100" => b <='0';

WHEN"1101" => b <='1';

WHEN"1110" => b <='1';

WHEN"1111" => b <='0';

END CASE;

END PROCESS;

END;

五、仿真波形图及分析

根据仿真波形对比奇校验码的真值表,可以确定电路实现了奇校验器的功能。

(二)数码管译码器

二、实验任务要求

用VHDL语言设计实现一个共阴极7段数码管译码器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,7段数码管显示输出信号。

三、设计思路和过程

输入元素:A3—A0

输出元素:B6—B0,C5—C0

输入输出

A3 A2 A1 A0 B6 B5 B4 B3 B2 B1 B0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1

0 1 1 1 1 1 1 0 0 0 0

1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 *真值表由数码管显示的原理确定。

四、VHDL程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY hy_encoder1 IS

PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));

END hy_encoder1;

ARCHITECTURE encoder_arch OF hy_encoder1 IS

BEGIN

PROCESS(A)

BEGIN

C<="101111";

CASE A IS

WHEN"0000"=>B<="1111110";--0

WHEN"0001"=>B<="0110000";--1

WHEN"0010"=>B<="1101101";--2

WHEN"0011"=>B<="1111001";--3

WHEN"0100"=>B<="0110011";--4

WHEN"0101"=>B<="1011011";--5

WHEN"0110"=>B<="1011111";--6

WHEN"0111"=>B<="1110000";--7

WHEN"1000"=>B<="1111111";--8

WHEN"1001"=>B<="1111011";--9

WHEN OTHERS=>B<="ZZZZZZZ";

END CASE;

END PROCESS;

END encoder_arch;

五、仿真波形图及分析

根据仿真波形对比数码管译码器的真值表,可以确定实现了数码管译码器的功能。

(三)8421码到余三码

二、实验任务要求

用VHDL语言设计实现一个8421码转换为余3码的代码转换器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。.

三、设计思路和过程

输入数据:A3—A0

输出数据:B3—B0

输入输出

A3 A2 A1 A0 B3 B2 B1 B0

0 0 0 0 0 0 1 1

0 0 0 1 0 1 0 0

0 0 1 0 0 1 0 1

0 0 1 1 0 1 1 0

0 1 0 0 0 1 1 1

0 1 0 1 1 0 0 0

0 1 1 0 1 0 0 1

0 1 1 1 1 0 1 0

1 0 0 0 1 0 1 1

1 0 0 1 1 1 0 0

*余三码就是在8421码的基础上+3。

四、VHDL程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY hy_trans1 IS

PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END hy_trans1;

ARCHITECTURE trans_ex3 OF hy_trans1 IS

BEGIN

PROCESS(A)

BEGIN

CASE A IS

WHEN "0000"=>B<="0011";

WHEN "0001"=>B<="0100";

WHEN "0010"=>B<="0101";

WHEN "0011"=>B<="0110";

WHEN "0100"=>B<="0111";

WHEN "0101"=>B<="1000";

WHEN "0110"=>B<="1001";

WHEN "0111"=>B<="1010";

WHEN "1000"=>B<="1011";

WHEN "1001"=>B<="1100";

WHEN OTHERS=>B<="ZZZZ";

END CASE;

END PROCESS;

END trans_ex3;

五、仿真波形图及分析

根据仿真波形对比真值表,可以确定电路实现了8421码到余三码的转换。

实验三

一、实验名称

VHDL时序逻辑电路设计

(一)分频器

二、实验任务要求

用VHDL语言设计实现一个分频输出信号占空比为50%的分频器。要求在Quartus II 平台上设计程序并仿真验证设计。

三、设计思路和过程

◎设计思路

确定分频系数N后,以

21

-

N

为计数标准,一旦计数满

21

-

N

,输出n

Q。

◎设计过程

选取N=20,以0-4计数,到4取反。

输入元素:clk,clear

输出元素:clk_out

四、VHDL程序

LIBRARY IEEE;

USE IEEE. STD_LOGIC_1164. ALL;

USE IEEE. STD_LOGIC_UNSIGNED. ALL;

ENTITY hy_div IS

PORT(

clk,clear:IN STD_LOGIC;

clk_out:OUT STD_LOGIC);

END hy_div;

ARCHITECTURE a OF hy_div IS

SIGNAL tmp:INTEGER RANGE 0 TO 9;

SIGNAL clktmp:STD_LOGIC;

BEGIN

PROCESS(clear,clk)

BEGIN

IF clear='0' THEN

tmp<=0;

ELSIF clk'event AND clk='1' THEN

IF tmp=9 THEN

tmp<=0; clktmp<=NOT clktmp;

ELSE tmp<=tmp+1;

END IF;

END IF;

END PROCESS;

clk_out<=clktmp;

END a;

五、仿真波形图及分析

分析仿真波形,可以确定电路实现了20倍分频的功能。

(二)十进制计数器

二、实验任务要求

用VHDL语言设计实现一个带异步复位的8421码十进制计数器,仿真验证其功能。

三、设计思路和过程

◎设计思路

满10异步复位。

◎设计过程

输入元素:clk,clear

输出元素:q3,q2,q1,q0

四、VHDL程序

LIBRARY IEEE;

USE IEEE. STD_LOGIC_1164. ALL;

USE IEEE. STD_LOGIC_ARITH. ALL;

ENTITY hy_count IS

PORT(

clk,clear:IN STD_LOGIC;

q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END hy_count;

ARCHITECTURE a OF hy_count IS

SIGNAL cn:INTEGER RANGE 0 TO 9;

BEGIN

PROCESS(clk)

BEGIN

IF clear='0' THEN

cn<=0;

elsIF(clk'event AND clk='1') THEN

IF cn=9 THEN

cn<=0;

ELSE cn<=cn+1;

END IF;

END IF;

END PROCESS;

q<=CONV_STD_LOGIC_VECTOR(cn,4);

END a;

五、仿真波形图及分析

分析仿真波形,可以确定电路实现了十进制计数器的功能。

(三)十进制计数器的数码管显示

二、实验任务要求

将2中的8421码十进制计数器下载到实验板测试。要求用按键设定输入信号,发光二极管显示输入信号。

三、设计思路和过程

◎设计思路

此系统中应包括分频器、十进制计数器、数码管译码器。

◎设计过程

输入元素:ain,bin,cin

输出元素:cout(0-6),cat(0-5)

四、VHDL程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY hy_union IS

PORT(

ain:IN STD_LOGIC;

bin:IN STD_LOGIC;

cin:IN STD_LOGIC;

cout:OUT STD_LOGIC_VECTOR(6 downto 0);

cat:OUT STD_LOGIC_VECTOR(5 downto 0)

);

end hy_union;

ARCHITECTURE zonghe_arch OF hy_union IS

COMPONENT div50m——分频器

PORT(

clk_in : in std_logic;

clk_out : out std_logic

);

END COMPONENT;

COMPONENT hy_count——计数器

PORT(

clk,clear:IN STD_LOGIC;

q:OUT STD_LOGIC_VECTOR(3 downto 0)

);

END COMPONENT;

COMPONENT yima——数码管译码器

PORT(

a:IN STD_LOGIC_VECTOR(3 downto 0);

b:OUT STD_LOGIC_VECTOR(6 downto 0);

c:OUT STD_LOGIC_VECTOR(5 downto 0)

);

end COMPONENT;

SIGNAL d,e:STD_LOGIC;

SIGNAL f:STD_LOGIC_VECTOR(3 downto 0);

BEGIN

u1:div50m PORT MAP(clk_in=>ain,clk_out=>d);

u2:hy_count PORT MAP(clk=>d,clear=>cin,q=>f);

u3:yima PORT MAP(a=>f,b=>cout,c=>cat);

END zonghe_arch;

实验四

一、实验名称

数码管扫描显示控制器设计与实现

二、实验任务要求

用VHDL语言设计并实现六个数码管串行扫描电路,要求同时显示0、1、2、3、4、5这六个不同的数字图形到六个数码管上,仿真验证其功能,并下载到实验板测试。

三、设计思路和过程

◎设计思路

多个数码管动态扫描显示,是将所有数码管的相同段并联在一起,通过选通信号分时控制各个数码管的公共端,循环依次点亮多个数码管,利用人眼的视觉暂留现象,只要扫描的频率大于50Hz,将看不到闪烁现象。

当闪烁显示的发光二极管闪烁频率较高时,我们将观察到持续点亮的现象。同理,当多个数码管依次显示,当切换速度足够快时,我们将观察到所有数码管都是同时在显示。一个数码管要稳定显示要求显示频率大于50Hz,那么六个数码管则需要50*6=300Hz以上才能看到持续稳定点亮的现象。

◎设计过程

数据输入:clk,clear

数据输出:B(0-6),C(0-5)

四、VHDL程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY HY IS

PORT(clk,clear:IN STD_LOGIC;

B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));

END HY;

ARCHITECTURE behave OF HY IS

SIGNAL tmp:INTEGER RANGE 0 TO 5;

SIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0);——count决定哪个数码管有示数SIGNAL f_temp:STD_LOGIC_VECTOR(6 DOWNTO 0);

BEGIN

p1:PROCESS(clk)——排次序

BEGIN

IF clk'EVENT AND clk='1' THEN

IF tmp=5 THEN

tmp<=0;

ELSE

tmp<=tmp+1;

END IF;

END IF;

END PROCESS p1;

p2:PROCESS(tmp)——数码管显示数

BEGIN

IF (clear='0') THEN count<="111111";

CASE tmp IS ——依次逐个输出0-5

WHEN 0=>count<="011111";f_temp<="1111110";--0

WHEN 1=>count<="101111";f_temp<="0110000";--1

WHEN 2=>count<="110111";f_temp<="1101101";--2

WHEN 3=>count<="111011";f_temp<="1111001";--3

WHEN 4=>count<="111101";f_temp<="0110011";--4

WHEN 5=>count<="111110";f_temp<="1011011";--5

END CASE;

else count<="111111";

END IF;

END PROCESS p2;

C<=count;

B<=f_temp;

END behave;

五、仿真波形图

分析波形易知,C确实实现了六个数码管的交替显示,B则控制着各对应管输出0-5相应的数字。

数电实验总结

【故障和问题分析】

故障一:

仿真时设置clk脉冲宽度为1us,报错

解决办法:

经检查发现,未更改end time设置,把end time重置为50us。

故障二:

下载后,按键没有反应。

解决办法:

检验相应管脚是否设置正确,检查管脚是否失效,下载操作是否正确。

故障三:

数码管显示乱码。

解决办法:

一开始我直接检查代码,检查了好久都没发现错误,后来换了个实验板,重新下载后就好了。

另:

实验过程中,唯一的问题是对于多输入电路,静态功能冒险还是会存在的,在这种情况下应该加入选通脉冲来消除静态功能冒险。

【总结与结论】

本学期的四次实验均较为简单,只要认真听讲、细心操作,基本没有太大的问题。难点主要是对VHDL语言的学习和对Quartus II软件的熟悉。

起初接触Quartus II,感觉毫无头绪。在预习过课本之后,再结合数字电路理论课上所学的知识,终于有了一些思路。顺着这思路,对所求元件进行了相应的功能设计,然后开始了相应代码的编写。在编写过程中,遇到了很多关于VHDL 语言的困扰,经过不断的调整和适应,终于掌握了相关的语法规则。

通过这次实验,我收获最多的还是熟悉了数字电路的设计过程,之前所学习的还是理论上的知识。理论固然重要,但一味纸上谈兵,是不可能掌握实际技能的。希望今后能够多一些类似的实验、实践活动的机会,让我们提高动手能力、培养实用技能。

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) (一)设计步骤 (4) (二)数字钟的构成 (4) (三)数字钟的工作原理 (5) 六、总结 (9) 1

一、前言 此次实验是第一次做EDA实验,在学习使用软硬件的过程中,自然遇到很多不懂的问题,在老师的指导和同学们的相互帮助下,我终于解决了实验过程遇到的很多难题,成功的完成了实验,实验结果和预期的结果也是一致的,在这次实验中,我学会了如何使用Quartus II软件,如何分层设计点路,如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解,将其运用到了实际中来,明白了学习电子技术基础的意义,也达到了其培养的目的。也明白了一个道理:成功就是在不断摸索中前进实现的,遇到问题我们不能灰心、烦躁,甚至放弃,而要静下心来仔细思考,分部检查,找出最终的原因进行改正,这样才会有进步,才会一步步向自己的目标靠近,才会取得自己所要追求的成功。 2

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法; 4通过实训学习元器件的选择及集成电路手册查询方法; 5通过实训掌握电子电路调试及故障排除方法; 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求: 1、24小时为一个计数周期; 2、具有整点报时功能; 3、定时闹铃(未完成) 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”,“分”,“秒”计数器和定时器组成。干电路系统由秒信号发生 3

北邮数字电路综合实验报告

数字电路综合实验报告 简易智能密码锁 一、实验课题及任务要求 设计并实现一个数字密码锁,密码锁有四位数字密码和一个确认开锁按键,密码输入正确,密码锁打开,密码输入错误进行警示。 基本要求: 1、密码设置:通过键盘进行4 位数字密码设定输入,在数码管上显示所输入数字。通过密码设置确定键(BTN 键)进行锁定。 2、开锁:在闭锁状态下,可以输入密码开锁,且每输入一位密码,在数码管上显示“-”,提示已输入密码的位数。输入四位核对密码后,按“开锁”键,若密码正确则系统开锁,若密码错误系统仍然处于闭锁状态,并用蜂鸣器或led 闪烁报警。 3、在开锁状态下,可以通过密码复位键(BTN 键)来清除密码,恢复初始密码“0000”。闭锁状态下不能清除密码。 4、用点阵显示开锁和闭锁状态。 提高要求: 1、输入密码数字由右向左依次显示,即:每输入一数字显示在最右边的数码管上,同时将先前输入的所有数字向左移动一位。 2、密码锁的密码位数(4~6 位)可调。

3、自拟其它功能。 二、系统设计 2.1系统总体框图 2.2逻辑流程图

2.3MDS图 2.4分块说明 程序主要分为6个模块:键盘模块,数码管模块,点阵模块,报警模块,防抖模块,控制模块。以下进行详细介绍。 1.键盘模块 本模块主要完成是4×4键盘扫描,然后获取其键值,并对其进行编码,从而进行按键的识别,并将相应的按键值进行显示。 键盘扫描的实现过程如下:对于4×4键盘,通常连接为4行、4列,因此要识别按键,只需要知道是哪一行和哪一列即可,为了完成这一识别过程,我们的思想是,首先固定输出高电平,在读入输出的行值时,通常高电平会被低电平拉低,当当前位置为高电平“1”时,没有按键按下,否则,如果读入的4行有一位为低电平,那么对应的该行肯定有一个按键按下,这样便可以获取到按键的行值。同理,获取列值也是如此,先输出4列为高电平,然后在输出4行为低电平,再读入列值,如果其中有哪一位为低电平,那么肯定对应的那一列有按键按下。由此可确定按键位置。

北京邮电大学数电实验一实验报告

北京邮电大学数字电路与逻辑 设计实验 学院: 班级: 作者: 学号:

实验一 Quartus II原理图输入法设计 一、实验目的: (1)熟悉Quartus II原理图输入法进行电路设计和仿真 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用 二、实验所用器材: (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板 三、实验任务要求 (1)用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模 块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能, 并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信号。 (3)用3线-8线译码器(74LS138)和逻辑门设计实现函数 ,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。 四、设计思路和过程 (1)半加器的设计 半加器电路是指对两个输入数据位进行加法,输出一个结果位和进位,不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。 在数字电路设计中,最基本的方法是不管半加器是一个什么样的电路,按组合数字电路的分析方法和步骤进行。 1.列出真值表 半加器的真值表见下表。表中两个输入是加数A0和B0,输出有一个是和S0,另一个是进位C0。

2 该电路有两个输出端,属于多输出组合数字电路,电路的逻辑表达式如下函数的逻辑表达式为:SO=AI⊕BI CO=AB 所以,可以用一个两输入异或门和一个两输入与门实现。

Verilog数字钟数电实验报告

专业:电子信息工程班级:电信1305班日期:2015.5.5 第3次实验 姓名:康健组别: 6 指导教师:成绩: 实验课题:EDA多功能数字钟 1、已知条件 Quartus II软件、FPGA实验开发装置。 2、主要技术指标 以数字形式显示时、分、秒的时间;小时计数器为同步24进制;要求手动校时、校分。 3、实验用仪器 PC、FPGA开发板、示波器、稳压电源等 4、电路工作原理 所谓的时钟,其实本质上就是计数器。以开发板上的晶振时钟作为时间基准。 然后通过分频模块(计数器)进行分频,得到1Hz的脉冲信号作为秒的信号脉冲,然后用模60的计数器构成秒的计数单元。每记60下就自动清零且产生进位信号。将这个进位信号作为分的计数器的使能信号,其中,分计数器也是模为60的计数器。这里的计数器都是由模10和模6 组成的BCD码的计数器。个位和十位分别是一个四位的数字。同理,每记满60,分计数器就会产生一个进位信号,这个进位信号作为小时的使能信号。小时的计数器就是模24的BCD计数器。注意,这里的整个电路都是用1HZ的频率作为时间脉冲的,也就是说,这个电路是同步时序的电路。通过使能,来控制各个部分的时序逻辑。将小时和分的使能信号在总是为有效电平和下一级进位信号做选择,就是时钟调时状态和正常计时状态的切换。当在调时状态的时候,时钟每完成一个周期,无论是分钟还是小时,就向前加1,。最后,将分钟和小时通过译码器连接到数码管。将秒直接连接到LED灯,完成整个工程的基本功能(扩展功能见选作的实验报告)。 5、电路设计与调试 1、模10计数器的设计

2、模6计数器的设计 3、模60计数器设计(分、秒计数) 4、模24计数器设计(小时计数)

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称:QuartusII原理图输入 法设计与实现 学院:北京邮电大学 班级: 姓名: 学号:

一.实验名称和实验任务要求 实验名称:QuartusII原理图输入法设计与实现 实验目的:⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用; ⑶熟悉实验板的使用。 实验任务要求:⑴掌握QuartusII的基础上,利用QuartusII用逻辑 门设计实现一个半加器,生成新的半加器图像模 块。 ⑵用实验内容(1)中生成的半加器模块以及逻辑门 实现一个全加器,仿真验证其功能,并能下载到实 验板上进行测试,要求用拨码开关设定输入信号, 发光二级管显示输出信号。 ⑶用3线—8线译码器(74L138)和逻辑门实现要求 的函数:CBA F+ C + =,仿真验证其 + B C B A A A B C 功能,,并能下载到实验板上进行测试,要求用拨 码开关设定输入信号,发光二级管显示输出信号。二.设计思路和过程 半加器的设计实现过程:⑴半加器的应有两个输入值,两个输出值。 a表示加数,b表示被加数,s表示半加和, co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门:异或门和与门。a,b 为异 或门和与门的输入,S 为异或门的输出,C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能, 并生成新的半加器图形模块单元。 (4)下载到电路板,并检验是否正确。 全加器的设计实现过程:⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ,两个输 出值s,co :a 为被加数,b 为加数,ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为: c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能,实现全加器。 用3线—8线译码器(74L138)和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程:⑴利用QuartusII 选择译码器(74L138)的图形模块

数字逻辑电路课程设计数字钟

数字逻辑课程设计 数字钟 姓名: 学号: 班级:物联网工程131班 学院:计算机学院 2015年10月10日

一、任务与要求 设计任务:设计一个具有整点报时功能的数字钟 要求: 1、显示时、分、秒的十进制数字显示,采用24小时制。 2、校时功能。 3、整点报时。 功能: 1、计时功能: 要求准确计时,以数字形式显示时、分、秒的时间。小时的计时要求为“12翻1”。 2、校时功能: 当数字钟接通电源或者计时出现误差时,需要校正时间(简称校时)。校时是数字钟应具备的基本功能,一般电子手表都具有时、分、秒等校时功能。为使电路简单,这里只进行分和小时的校时。对校时电路的要求是:在小时校正时不影响分和秒的正常计数;在分校正时不影响秒和小时的正常计数。校时方式有“快校时”和“慢校时”两种。“快校时”是通过开关控制,使计数器对1Hz的校时脉冲计数。“慢校时”是用手动产生单脉冲作校时脉冲。 3、整点报时: 每当数字钟计时快要到整点时发出声响;通常按照4低音1高音的顺序发出间断声响;以最后一声高音结束的时刻为整点时刻。 二、设计方案 电路组成框图: 主体电路 扩 展 电 路时显示器 时译码器 时计数器 分显示器 分译码器 分计数器 校时电路 秒显示器 秒译码器 秒计数器 定时控制 仿电台报时 报整点时数

数字钟电路是一个典型的数字电路系统,其由时、分、秒计数器以及校时和显示电路组成。其主要功能为计时、校时和报时。利用60进制和12进制递增计数器子电路构成数字钟系统,由2个60进制同步递增计数器完成秒、分计数,由12进制同步递增计数器完成小时计数。秒、分、时之间采用同步级联的方式。开关S1和S2分别是控制分和时的校时。报时功能在此简化为小灯的闪烁,分别在59分51秒、53秒、55秒、57秒及59秒时闪烁,持续的时间为1秒。 三、设计和实现过程 1.各元件功能 74LS160:可预置BCD异步清除器,具有清零与置数功能的十进制递增计数器。 74LS00:二输入端四与非门 74LS04:六反相器 74LS08:二输入端四与门 74LS20:四输入端双与非门 2.各部分电路的设计过程 (1)时分秒计数器的设计 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为12进制计数器。 秒/分钟显示电路:由于秒钟与分钟的都是为60进制的,所以它们的电路大体上是一样的,都是由一个10进制计数器和一个6进制计数器组成;有所不同的是分钟显示电路中的10进制计数器的ENP和ENT引脚是由秒钟显示电路的进位信号控制的。 分和秒计数器都是模M=60的计数器,其计数规律为00—01—…—58—59—00…。可选两片74LS160设计较为简单。 时计数器是一个“12翻1”的特殊进制计数器,即当数字钟运行到12时59分59秒时,秒的个位计数器再输入一个秒脉冲时,数字钟应自动显示为01时00分00秒,实现日常生活中习惯用的计时规律。可选两片74LS160设计。

2016年北邮数电实验报告

数字电路与逻辑设计 实验报告 学院:电子工程学院 班级: 姓名: 学号: 班内序号:

目录 (一)实验名称及实验任务要求 (1) (二)模块端口说明及连接图 (2) 1.1实验三(3)模块端口说明 (2) 1.2实验三(3)连接图 (2) 2.1实验四模块端口说明 (2) 2.2实验四连接图 (2) (三)原理图或VHDL代码 (3) 1.实验一(2)原理图 (3) 2.实验三(3)VHDL代码 (4) 3.实验四VHDL代码 (7) (四)仿真波形 (10) 1.实验一(2)仿真波形 (10) 2.实验三(3)仿真波形 (11) 3.实验四仿真波形 (11) (五)仿真波形分析 (11) 1.实验一(2)仿真波形分析 (11) 2.实验三(3)仿真波形分析 (11) 3.实验四仿真波形分析 (11) (六)故障及问题分析 (12) (七)总结和结论 (13)

(一)实验名称及实验任务要求 实验一 名称:QuartusII原理图输入法设计与实现 实验任务要求:EDA基础实验1(1)、(2)、(3)必做,选做VHDL 实现加法器。 实验二 名称:用VHDL设计与实现组合逻辑电路 实验任务要求:四人表决器、8421码转格雷码、数码管译码器(下载测试)。 实验三 名称:用VHDL设计与实现时序逻辑电路 实验任务要求:分频器、8421十进制计数器、将分频器/8421十进制计数器/数码管译码器3个电路进行连接并下载。 实验四 名称:用VHDL设计与实现相关电路 实验任务要求:数码管动态扫描控制器、点阵扫描控制器。

(二)模块端口说明及连接图 1.1实验三(3)模块端口说明 cp:时钟信号输入; rst:8421十进制计数器异步置位; c[6...0]:七段二极管数码管显示; cat[7...0]:数码管显示。 1.2实验三(3)连接图 2.1实验四模块端口说明 cp:时钟信号输入; rst:8421计数器异步复位; lgt[6...0]:七段二极管数码管显示; cat[7...0]:数码管显示。 2.2实验四连接图

北邮数电实验报告

北京邮电大学实验报告 实验名称:数字电路与逻辑设计实验报告 学院:信息与通信工程学院 班级: 姓名: 学号: 序号: 日期:

实验三:用VHDL语言设计与实现逻辑电路 一、实验内容 1. 用VHDL语言设计实现一个带异步复位的8421码十进制计数器,仿真验证其功能,并下载到实验版测试。要求用按键设定输入信号,发光二极管显示输出信号; 2.用VHDL语言设计实现一个分频系数为12,分频输出信号占空比为50%的分频器,仿真验证其功能; 3.将(1),(2)和数码管译码器3个电路进行连接,并下载到实验板显示计数结果。 二、模块端口说明及连接图 1.分频器 2. 计数器 clk: 时钟输入信号 clk: 时钟信号输入 clear: 复位信号输入 clear: 复位信号输入 clk_out: 时钟分频后的信号输出 q: 计数器的输出 3.数码管显示 b: 数码管的输入信号 seg: 译码显示输出 onoff: 数码管的输出控制

4.连接图 三、实验分析 1.设计思路 本实验将之前的分频器和计数器以及数码管显示模块组合起来,实现了单个数码管现显示0~9,每隔0.5s切换一次显示内容。 COMPONENT div_12实现了时钟分频,将50MHz的单片机晶振时钟进行分频,输出频率2HZ占空比50%的方波时钟,以此时钟作为内部时钟驱动计数器。 COMPONENT jishuqi是一个十进制计数器,NUM从“0000”到“1001”循环变化,模为10。计数器的输出传递给数码管译码显示电路。 COMPONENT seg7_1是数码管译码显示电路,将收到的信号NUM译码并控制数码管的段锁存来控制数码管的显示。 整体来看,div-12提供了分频后2Hz的时钟,驱动计数器计数,计数的结果作为数码管译码显示模块的输入,根据计数器实时的数进行数码管的显示。综合起来就实现了设计的功能。 在进行电路的连接时,可直接在代码中分成三个进程来实现,也可通过为每个模块建立符号,连接电路图来实现。 2. 具体代码如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpinjishu IS PORT( clear2 :IN STD_LOGIC; clk1:IN STD_LOGIC; b1:OUT STD_LOGIC_VECTOR(6 downto 0); CAT:OUT STD_LOGIC_VECTOR(7 downto 0) );

(完整版)数字电路课程设计--数字时钟

《数字时钟》技术报告 概要 数字钟是一个将“ 时”,“分”,“秒”显示于人的视觉器官的计时装置。它的计时周期为24 小时,显示满刻度为23 时59 分59 秒。一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。由于采用纯数字硬件设计制作,与传统的机械表相比,它具有走时准,显示直观,无机械传动装置等特点。 本设计中的数字时钟采用数字电路实现对“时” 、“分”、“秒” 的显示和调整。通过采用各种集成数字芯片搭建电路来实现相应的功能。具体用到了555 震荡器,74LS90 及与非,异或等门集成芯片等。该电路具有计时和校时的功能。 在对整个模块进行分析和画出总体电路图后,对各模块进行仿真并记录仿真所观察到的结果。 实验证明该设计电路基本上能够符合设计要求! 一、系统结构。 (1)功能。此数字钟能显示“时、分、秒”的功能,它的计时周期是24 小时,最大能显示23 时59 分59 秒,并能对时间进行调整和校对,相对于机械式的手表其更为准确。 2)系统框图

系统方框图 1 (3)系统组成。 1.秒发生器:由555 芯片和RC 组成的多谐振荡器,其555 上3 的输出频率由接入的电阻与电容决定。 2.校时模块:由74LS03 中的4 个与非门和相应的开关和电阻构成。 3.计数器:由74LS90 中的与非门、JK 触发器、或门构成相应芯片串接得到二十四、六十进制的计数器,再由74LS90 与74LS08 相连接而得到秒、分、时的进分别进位。 4.译码器:选用BCD 锁存译码器4511,接受74LS90 来的信号,转换为7 段的二进制数。

5.显示模块:由7 段数码管来起到显示作用,通过接受CD4511 的信号。本次选用的是共阴型的CD4511 。 二、各部分电路原理。 1.秒发生器:555 电路内部(图2-1)由运放和RS 触发器共同组成,其工作原理由8处接VCC ,C1 处当 Uco=2/3Vcc>u11 时运放输出为1,同理C2 也一样。最终如图3 接口就输出矩形波,而形成的秒脉冲。 图 2-2 555 功能表 2.校时模块:校时模块主要由74LS03中的4个与非门构成(图2-3),由其功能图看得出只要有一个输入端由H 到L 或者从L 到H 都会使输出端发生高低变化。因此通过开关的拨动产生高低信号从而对时、分处的计数器起到调数作用。

北邮-数电实验报告

北邮-数电实验报告

数字电路实验报告 学院:信息与通信工程 专业:信息工程 班级:2013211125 学号:2013210681 姓名:袁普

②:仿真波形图以及分析 波形图: 波形分析:通过分析ab ci三个输入在8中不同组合下的输出,发现与全加器的真值表吻合,说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺(冒险),这也与事实一致。 ③:故障及问题分析 第一次在做全加器的时候发现找不到已经生成的半加器模块,后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里,在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。

实验二:用VHDL设计和实现组合逻辑电路 一:实验要求 ①:用VHDL设计一个8421码转换为格雷码的代码转换器,仿真验证其功能。 ②:用VHDL设计一个4位二进制奇校验器,要求在为奇数个1时输出为1,偶数个1时输出为0,仿真验证其功能。 ③:用VHDL设计一个数码管译码器,仿真验证其功能,下载到实验板测试,要求用拨码开关设定输入信号,数码管显示输出信号,并且只使一个数码管有显示,其余为熄灭状态。 二:故障及问题分析 在刚开始实现让一个数码管显示的时候,我本来准备再设置6个输入和输出,通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态,但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下,我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚,从而达到了实验的要求。

实验三:用VHDL设计和实现时序逻辑电路 一:实验要求 ①:用VHDL语言设计实现一个8421十进制计数器,要求有高电平复位功能,仿真验证其功能。 ②:用VHDL语言设计实现一个分频系数为12,输出为占空比50%方波的分频器,有高电平复位功能,仿真验证其功能。 ③:将(1),(2)和数码管译码器三个电路进行连接,仿真验证其功能,并下载到实验板进行测试,要求第三个数码管显示数字。二:报告内容 ①实验三(3)模块端口说明及模块代码 模块一:div12为一个有高电平复位功能的分频系数为12的分屏器,其输出是一个占空比50%的方波。此模块输入连接一个时钟输入,即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then

数字时钟设计实验报告

电子课程设计题目:数字时钟

数字时钟设计实验报告 设计要求: 设计一个24小时制的数字时钟。 要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。 发挥:增加闹钟功能。 设计方案: 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时;24进制计数器完成时计时;采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 电路框图: 图一 数字时钟电路框图 电路原理图: (一)秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分,它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 振荡器: 通常用555定时器与RC 构成的多谐振荡器,经过调整输出1000Hz 脉冲。 分频器: 分频器功能主要有两个,一是产生标准秒脉冲信号,一是提供功能 扩展电路所需要的信号,选用三片74LS290进行级联,因为每片为1/10分频器,三片级联好获得1Hz 标准秒脉冲。其电路图如下: 译码器 译码器 译码器 时计数器 (24进制) 分计数器 (60进制) 秒计数器 (60进制) 校 时 电 路 秒信号发生器

图二秒脉冲信号发生器 (二)秒、分、时计时器电路设计 秒、分计数器为60进制计数器,小时计数器为24进制计数器。 60进制——秒计数器 秒的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位,当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端,同时产生一个脉冲给分的个位。其电路图如下: 图三60进制--秒计数电路 60进制——分计数电路 分的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:来自秒计数电路的进位脉冲使分的个位加1,利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位

北邮数电实验报告

北京邮电大学 实验报告实验名称:数电电路与逻辑设计实验 学院:信息与通信工程学院 班级: 姓名: 学号: 班内序号: 日期:

一. 实验一:Quartus II 原理图输入法设计 1. 实验名称和实验任务要求 (1)用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模块 元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能,并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信号入信号。 (3)用3线-8线译码器(74LS138)和逻辑门设计实现函数 F=A B C +A B C +A B C + A B C 。 2. 实验原理图及波形图 (1)半加器 (2)全加器

(3)74LS38 3.仿真波形图分析 (1)半加器: 输入为a,b,输出S,CO(进位)。 当ab都为0时,半加和s=0,进位端co=0。 当ab都为1时,半加和s=0,进位端co=1。 当a=1,b=0 或a=0,b=1时,半加和s=1,进位端co=0。 (2)全加器:

输入a,b,输出S,CO(进位),ci(低进位)。 当a=0,b=0,ci=0,输出s=0,co=0。 当a=0,b=1或a=1,b=0又 ci=0,输出s=1,co=0。 当a=0,b=0,ci=1,输出s=1,co=0。 (3)74LS138 输入A,B,C,输出为3。 四个输出对应F中的四个最小项,Y0、Y2、Y4、Y7,以实现函数功能。 二.实验二:用 VHDL 设计与实现组合逻辑电路 1.实验名称和实验任务要求 (1)用VHDL语言设计实现一个共阴极7段数码管译码器,仿真验证其功能。要求用拨码开关设定输入信号,7段数码管显示输出信号。 (2) 用VHDL语言设计实现一个8421码转换为余3码的代码转换器,仿真验证其功能。要求用拨码开关设定输入信号,发光二极管显示输出信号。 (3) 用VHDL语言设计实现一个4位二进制奇校验器,输入奇数个’1’时,输出为’1’,否则输出’0’,仿真验证其功能。要求用拨码开关设定输入信号,发光二极管显示输出信号。 2.实验代码及波形图 (1)共阴极7段数码管译码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GUAN IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END GUAN; ARCHITECTURE encoder_arch OF GUAN IS BEGIN PROCESS(A) BEGIN C<="011111"; CASE A IS WHEN"0000"=> B<="1111110";--0 WHEN"0001"=> B<="0110000";--1 WHEN"0010"=> B<="1101101";--2 WHEN"0011"=> B<="1111001";--3 WHEN"0100"=> B<="0110011";--4 WHEN"0101"=> B<="1011011";--5 WHEN"0110"=> B<="1011111";--6 WHEN"0111"=> B<="1110000";--7 WHEN"1000"=> B<="1111111";--8 WHEN"1001"=> B<="1111011";--9

00FF数字原理 北京邮电大学2012年阶段作业及实验汇总

一、判断题(共10道小题,共50.0分) 1.严格地说解码器输出的是PAM信号。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 2.±127△的样值,各自对应的码字完全相同。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 3.某位码的判定值与先行码的状态(是“0”还是“1”)有关。 A.正确 B.错误 知识点: 平时作业1 学生答案: [A;] 标准答 案: A; 得分: [5] 试题分 值: 5.0 提示: 4.A律13折线编码器编码位数越大越好。

A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 5.A律13折线的量化信噪比高于A律压缩特性的量化信噪比。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 6.带通型信号的抽样频率若取fs≥2f M会产生折叠噪声。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 7.PCM通信系统中的D/A变换是A/D变换的反过程。 A.正确 B.错误 知识点: 平时作业1 学生答案: [A;] 标准答 案: A;

得分: [5] 试题分 值: 5.0 提示: 8.参量编码的特点是编码速率低,语声质量高于波形编码。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 9.时分多路复用的方法不能用于模拟通信。 A.正确 B.错误 知识点: 平时作业1 学生答案: [A;] 标准答 案: A; 得分: [5] 试题分 值: 5.0 提示: 10.模拟信号的幅度和时间均连续。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 11.

数电实验——多功能数字钟

大连理工大学本科实验报告题目:多功能数字钟 课程名称:《数字电路课程设计》 学院(系):电子信息与电气工程学部 专业:自动化 班级:电自0801 学生姓名: 学号:200881142 完成日期:2011年7月20日 成绩: 2011 年7 月20 日

题目:多功能数字钟 1 设计要求 (1)一个具有“时”,“分”,“秒”的十进制数字显示(小时从00~23) 计时器。 (2)具有手动校时,校分的功能。 (3)定时与闹钟功能,能在设定的时间发出闹铃声 (4)能整点报时。要求从59分54秒起报时,每隔2秒发出低音,,连续 3次,在整点要求是高音。 2 设计分析及系统方案设计 系统总体结果 系统设计要求说明: (1)该秒表用模24、模60计数器实现24小时计时 (2)在调节闹钟时不影响数字钟的正常走表; (3)在调节闹钟时要通过数码管显示出; 3系统以及模块硬件电路设计 根据上述给出的系统总体结构框图,给出系统硬件电路设计,并作必要的说明和理论计算。由于“数字电路课程设计”课程采用实验箱完成,没有学时涉及有关FPGA芯片的使用,因此有关FPGA芯片的部分可以用“FPGA最小系统”

模块框代替。其余接口部分(按键,LED以及数码管,各种接口等需要设计电路以及参数)。 下载时选择的开发系统模式以及管脚定义 4 系统的VHDL设计 系统的各个部分如何用VHDL设计出来的应该有说明,包括论述以及真值表或者状态图等。 要求:系统(或顶层文件)结构描述,各个模块(或子程序)的功能描述;1)用原理图实现的,需包含以下内容: (1)系统原理图

(2)主要模块或符号说明; 主要模块:模60计数器,模24计数器, 2)用VHDL语言实现的 (1) 秒计数器(模60计数器) library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity m_601 is port(clk: in std_logic; clk_1: out std_logic; --clk_1表进位 qh,ql:out std_logic_vector(3 downto 0) –qh,ql表示十位与个位); end; architecture a of m_601 is signal qqh,qql: std_logic_vector(3 downto 0); signal tmp: std_logic; begin process(clk) begin if clk'event and clk='1' then if qql=9 then qql<="0000"; if qqh=5 then

北邮数电实验分析报告-信息

北邮数电实验报告-信息

————————————————————————————————作者:————————————————————————————————日期:

数字电路与逻辑设计实验 姓名*** 学院信息与通信工程学院 专业信息工程 班级*** 学号**** 班内序号***

实验一 一、实验名称和实验任务要求 1.实验内容:QuartusII原理图输入法设计与实现。 2.实验目的: (1)熟悉用QuartusII原理图输入法进行电路设计和仿真。 (2)掌握QuartusII图形模块单元的生成与调用。 (3)熟悉实验板的使用。 3.实验任务要求: (1)用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图像模块。 (2)用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能,并下载到实验板上测试。要求用拨码开关设定输入信 号,发光二极管显示输出信号。 (3)用3线—8线译码器(74LS138)和逻辑门实现函数 F=(/)(/)(/)+(/)(/)+(/)(/)+,仿真验证其功能,并下载到实 验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。 二、原理图 半加器模块和逻辑门设计实现的全加器: 三、仿真波形图及分析 电路实现了全加器的功能。全加器是实现两个1位二进制数及低位来的进位相加求得和数及向高位进位的逻辑电路。由其原理可得逻辑表达式:sum=ain⊕bin⊕cin

cout = (ain⊕bin)cin + ain*bin。 列出真值表: 输入输出 ain bin cin cout sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 仿真波形对比真值表,可以看出波形图与理论值完全符合。 四、故障及问题分析 1、问题:按照逻辑表达式连接了全加器电路后,仿真波形很乱。 解决方法:思考后知道了应该把输入信号依次设成2的n次方,这样的仿真波形清楚容易分析。 2、问题:把代码下载到板子上的过程中,进行到37%的时候停了,等了2分钟 也没继续下载。 解决方法:再次重连USB尝试下载,手紧握着接线口,下载成功了,分析可能是接线口接触不好。 实验二 一、实验名称和实验任务要求 1.实验内容:用VHDL设计与实现组合逻辑电路。 2.实验目的: (1)熟悉用VHDL语言设计组合逻辑电路的方法。 (2)熟悉用QuartusII文本输入法进行电路设计。 3.实验任务要求: (1)用VHDL语言设计实现一个4位二进制奇校验器,输入奇数个‘1’时,输出为‘1’,否则输出‘0’,仿真验证其功能,并下载到实验板测 试。要求用拨码开关设定输入信号,发光二极管显示输出信号。 (2)用VHDL语言设计实现一个8421码转换为余3码的代码转换器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号, 发光二极管显示输出信号。

北邮电磁场与电磁波演示实验

频谱特性测量演示实验 1.ESPI 测试接收机所测频率范围为: 9KHz—3GHz 2.ESPI 测试接收机的RF输入端口 最大射频信号: +30dbm,最大直流:50v 3.是否直观的观测到电磁波的存在?(回答是/否) 否 4.演示实验可以测到的空间信号有哪些,频段分别为: 广播:531K~1602KHz GSM900:上行:890~915 MHz 下行:935~960 MHz GSM1800:上行:1710~1755 MHz 下行:1805~1850 MHz WCDMA:上行:1920~1980MHz 下行:2110~2170MHz CDMA2000:上行:1920~1980MHz 下行:2110~2170MHz TD-SCDMA:2010~2025MHz 5.课堂演示的模拟电视和数字电视频谱图:如何判断是模拟还是数字电视? 模拟信号以残留边带调幅方式频分复用传输,有明确的载波频率,不同频道的图像有不同的载波频率。模拟信号频谱为:每8MHz带宽即一个频道内,能量集中分布在图像载频上,在该载频附近有一个跳动的峰,为彩色副载波所在,再远一点(在8MHz内)还有一个峰,为伴音副载波的峰。 数字信号:一个数字频道的已调信号像一个抬高了的噪声平台, 均匀地平铺于整个带宽之内, 它的能量是均匀分布在整个限定带宽内的。 6.课堂演示GSM900上下行频谱图,CDMA下行频谱图,3G下行频谱图: GSM900上行:

GSM900下行:

CDMA下行: 3G下行:

7.该频谱仪能检测的频谱范围,是否能观察到WIFI、电磁炉、蓝牙等频谱?(请 分别说明,并指出其频率) 可以 该频谱仪能检测的频谱范围为9KHz—3GHz 所以,能够观察到:WIFI:2.4G 电磁炉:20KHz—30KHz 蓝牙:2.4G 网络参量测量演示实验 1矢量网络分析仪所测频段:300KHz—3GHz 2端口最大射频信号: 10DBM 3矢量网络分析仪为何要校准: 首先,仪器的硬件电路需要校正,即消除仪器分析的系统误差;其次,分析仪的测量精度很大程度上受分析仪外部附件的影响,测试的组成部分如连接电缆和适配器幅度和相位的变化会掩盖被测件的真实响应,必须通过用户校准去除这些附件的影响。 4默认校准和用户校准的区别: 默认校准通过网络分析仪的套包的一系列校准标准来完成,对系统误差进行校准;用户校准时校准标准由用户制定,由用户定义的标准来完成,用于对参考面等进行精确校准。 5使用矢量网络分析仪的注意事项: 1、检查电源: 分析仪加电前,必须确认供电电源插座的保护地线已经可靠接地; 2、供电电源要求: 为防止或减少由于多台设备通过电源产生的相互干扰,特别是大功率设备产生的尖峰脉冲干扰可能造成分析仪硬件的毁坏,最好用220V交流稳压电源为分析仪供电; 3、电源线的选择: 使用随机携带的电源线,更换电源线时,最好使用同类型的电源线;

数电课程设计多功能数字钟的设计与实现

课程设计任务书 题目: 多功能数字钟的设计与实现 初始条件: 本设计既可以使用集成译码器、计数器、定时器、脉冲发生器和必要的门电路等,也可以使用单片机系统构建多功能数字钟。用数码管显示时间计数值。 要求完成的主要任务: (包括课程设计工作量及技术要求,以及说明书撰写等具体要求) 1、课程设计工作量:1周。 2、技术要求: 1)设计一个数字钟。要求用六位数码管显示时间,格式为00:00:00。 2)具有60进制和24进制(或12进制)计数功能,秒、分为60进制计数,时为24进制(或12进制)计数。 3)有译码、七段数码显示功能,能显示时、分、秒计时的结果。 4)设计提供连续触发脉冲的脉冲信号发生器, 5)具有校时单元、闹钟单元和整点报时单元。 6)确定设计方案,按功能模块的划分选择元、器件和中小规模集成电路,设计分电路,画出总体电路原理图,阐述基本原理。 3、查阅至少5篇参考文献。按《******大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印,图纸应符合绘图规范。 时间安排: 1、2013年 3 月18 日,布置课设具体实施计划与课程设计报告格式的要求说明。 2、2013 年3 月22日至2013 年5 月10 日,方案选择和电路设计。 3、2013 年5 月25 日至2013 年7 月2 日,电路调试和设计说明书撰写。 4、2013 年7 月5 日,上交课程设计成果及报告,同时进行答辩。 指导教师签名:年月日 系主任(或责任教师)签名:年月日

目录 1 引言 (1) 1.1 数字钟简介 (1) 1.2 EWB简介 (1) 2 方案选择 (3) 3 系统框图 (4) 4 分电路设计 (5) 4.1 脉冲产生电路 (5) 4.1.1设计要求 (5) 4.1.2所需元件 (5) 4.1.3元件介绍 (5) 4.1.4参数计算 (6) 4.1.5电路设计 (7) 4.2计数电路 (8) 4.2.1秒电路 (8) 4.2.2分电路 (10) 4.2.3时电路 (12) 4.3显示电路 (13) 4.3.1所需元件 (13) 4.3.2元件介绍 (13) 4.3.3原理说明 (13) 4.3.4电路设计 (13) 4.4整点报时电路 (14)

北邮数电综合实验电子沙漏的设计与实现

北京邮电大学数电综合实验报告 实验名称:电子沙漏的设计与实现 学院:信息与通信工程学院 姓名: 班级: 学号: 班内序号:

一、实验设计的基本要求 沙漏是一种古老的计时工具,也是一种玩具。电子沙漏用发光二极管表示沙粒,模拟沙漏的运动过程。电子沙漏会像真正的沙漏一样,上部的沙粒(点亮的发光二极管)一粒一粒往下掉,下部的沙粒一粒一粒堆起来。 1、采用 8*8 双色点阵显示电子沙漏的开机界面,如图 2 所示。其中红色 LED 代表沙漏的上半部分沙粒 VD0~VD15,绿色 LED 代表沙漏的下半部分 VD0'~VD15'。 2、用拨码开关 SW1 模拟重力感应器。当 SW1 为低电平时,沙粒从VD0~VD15 向 VD0'~VD15'移动;当 SW1 为高电平时,沙粒从 VD0'~VD15'向 VD0~VD15 移动。 3、按键 BTN0 作为计时启动停止按键,启动后沙粒即可按照 SW1 设定的方向移动, 以 SW1 为低电平时为例,LED 移动的顺序与对应关

系如图 3 的1~16所示(若 SW1 为高电平,则点阵显示移动顺序为 16~1)。每颗沙粒的移动时间为 1 秒,当移动到图 3 的16时,若 SW1 仍为低电平,则保持沙粒不动,但计时继续,直到 SW1 的电平发生变化或者 BTN0 计时停止。

4、设计实现一个 60 秒计时器,当按键 BTN0 启动时开始工作,用于在沙粒移动过程中进行计时校准,并用数码管 DISP0~DISP1 显示计时结果。 提高要求: 1、可以调节控制电子沙漏的流动速度。? 2、用多种方式呈现电子沙漏界面。? 3、自行设定沙粒的移动路径,显示每颗沙粒的移动过程。 4、外接重力感应器,实现真实的电子沙漏功能。? 5、自拟其它功能。 二、系统设计 1、设计思路 实验比较复杂,故采用分模块设计的思想,将模块分为了分频模块、控制模块、数码管显示模块、8*8点阵显示模块。 由于本实验需要用BTN0按键来控制时间和沙漏的开始运行以及时间的暂停功能,故需要检测输入,此时就要用到防抖模块,防止在按下按键时有多个上升沿产生导致开关并不能完美的发挥作用。 控制模块是用来实现具体的操作的,通过对按下BTN0按键的次数统计,将其分为奇数与偶数两种情况,在奇数时使功能正常运行,在统计为偶数时使时间暂停,以此来实现对此系统的控制。

相关文档
最新文档