Cadence基于CIS的模块复用
关于allegro模块复用问题
孙海峰在使用Allegro PCB进行复杂电路设计时候，往往会遇到一部分电路被反复使用的情况，设计者可以按照之前的经验很快的做出相同的设计，但是这无疑浪费了不少时间。尤其对于大规模复杂设计，如果设计者浪费时间在反复的工作上，这是严重的损失。Allegro PCB允许设计者一开始就将复用模块设计好，以后只要直接调用复用模块就可以直接用以设计更复杂的电路板了。
这对于大规模集成设计无疑是非常好的选择，它不仅让设计者不必花费时间在相同模块反复设计上，更有利于电路的模块化设计和团队合作设计。
接下来我从Allegro PCB出发，详细阐述模块复用设计的具体步骤。
一、设计复用模块
首先在复杂设计之初，确定复用模块，然后对它进行设计。复用模块的设计与普通PCB设计流程相似，包括原理图设计，DRC检查，导出网表，PCB设计和原理图反标的整个流程。
1、在Capture页面中画好复用模块的原理图，设定好元件封装，完成DRC 检查，做好元件编号等原理图设计如下图；
注意：检查元件属性是否设为current properties，其它设定可能出错。
2、对设计执行Tools/Annotate进行原理图标注，在PCB Editor Reuse选项卡中勾选Generate reuse module，Renumber design for using modules，选中Unconditional如下图。
3、执行Tools/Design Rules Check进行电路DRC检查，正确无误后执行
Tools/Create Netlist命令生成网表，并导入PCB设计中。
4、复用模块的PCB设计
在Allegro PCB Editor中对该复用模块进行设计，完成设计后执行
Tools/Create Module命令，并框选复用模块所有元件、网络、连线等信息。
然后输入坐标值，或者按Enter键即开始对该模块进行保存，这里注意模块的取名。该复用模块文件（*.mdd）的文件名一定要定义为：DSN NAME_ROOT SCHEMATIC NAME.mdd——DSN NAME为该复用模块对应的原理图设计*.dsn文件名，ROOT SCHEMATIC NAME是该模块原理图所在页面的名称。这里若定义不对，模块复用时找不到mdd文件。
如图按照原理图的模块设计和对应页面名称为该模块mdd文件取名。
5、模块原理图反标
在模块的PCB设计中，执行File/Export/Logic命令导出PCB设计网表，在原理图设计页面执行Tools/Back Annotate对原理图进行反标。
反标完成后，模块内的元件将添加REUSE_ID、REUSE_ANNOTATE等复用属性。
这样下来，这个模块的设计完成了，接下来在设计中就可以直接调用该模块了。
二、模块调用
上面的模块已经完成制作，然后新建原理图工程，直接可以调用模块电路进行原理图、PCB设计。
1、在新的原理图设计中，执行Place/Hierarchical Block，Reference中写入新建模块名，Implementation Type中选schematic view，Implementtation name中填入先前模块原理图设计中的页面名称，Path and filename中选择相应的原理图设计文件（*.dsn），然后在新建原理图中画出Block，然后自动形成模块对应Block如下图。
2、完成新的电路原理图设计，然后执行Tools/Annotate命令，对所有元件（包括module内元件）的标示符重新排列。
3、执行Tools/annotate命令，在PCB Editor Reuse选项卡中，选择 Renumber design for using modules，Incremental以及Select modules to mark for 栏中的模块设计；在Packaging选项卡中选择Do not change the page number，如下图所示的设置。
4、原理图DRC检查，并导出网表，将它导入PCB Editor，执行Place/Manually 命令，弹出的Placement对话框如下图所示，复用模块内的元件呈黄色，并出现M字符。
图，显示出电路中的复用模块。
5、选择Module instances中的复用模块，即可放到电路板合适的位置，也
可以通过坐标精确定位。
注意：mdd文件路径的设定，不正确会找不到mdd 文件的。
模块复用的几个注意事项：
1、当复用模块已经放在电路中使用，重新修改复用模块的port口后，在使用的原理中右击这个模块，选synchronize up，则实现修改的同步。
2、在复用模块中，不能使用room属性，不然可能与使用复用的电路图混淆。
3、复用模块中不能使用全局变量，特别是电源和地，使用port口传递数据。
4、复用模块内部修改后，只要port口没有变，则在使用它的原理图不用同步。
5、做好的模块文件用在pcb中后，若需要修改这部分文件，在修改完成后，在原pcb中使用update symbol功能，选相应的moddle，之后更新就行了，注意生成mdd文件时，原点的选择，否则更新后会出现走线错位。
基于Cadence的IC设计
第1章 Cadence IC 5.1.41的基本设置 本章是Cadence IC 5.1.41是设计 的简明入门教程，目的是让读者在刚接触该软件的时候对它的基本功能有一个总体的了解。本章主要内容如下：[1] 启动Cadence IC 前的准备；[2] Command Interpreter Window (CIW, 命令行窗口)；[3] Library Manager 设计库管理器；[4] Virtuoso ? Schematic Editor 电路图编辑器简介；[5] Virtuoso ? Analog Design Environment (ADE) 简介。 1.1 启动前的准备 要在Unix/Linux 使用Cadence IC 5.1.41工具应当保证以下的条件： [1] 保证Cadence IC 5.1.41已经由管理员正确地安装在电脑上；并且软件授权密钥已经设置 完成。 [2] 在Shell 中设置了正确的环境变量。 必须将Cadence IC 的安装路径加入Shell 环境变量，Cadence IC 5.1.41才能正常运行。以Cshell 为例，Cadence IC 被安装在了/tools/cadence/ic5141，则需要在~/.cshrc 文件中加入这样的路径配置语句： setenv ic50 /tools/cadence/ic5141 set LD_LIBRARY_PATH = ($ic50/tools/lib $ic50/tools/dfII/lib $ic50/tools/tcltk/ tcl8.0/lib $LD_LIBRARY_PATH) set path = ($ic50/tools/bin $ic50/tools/dfII/bin $ic50/tools/dracula/bin $path) 也可以把路径的设置写在一个单独的配置文件中。例如，将上面的配置写在配置文件/env/cadence_5141中，则可以在~/.cshrc 中加入一行 source /env/cadence_5141 1.1.1 启动配置文件：.cdsinit .cdsinit 文件是在Cadence IC 中启动时运行的SKILL 脚本文件。该文件配置了很多Cadence IC 5.1.41的环境配置，包括使用的文本编辑器、热键设置、仿真器的默认配置等。如果Cadence IC 没有找到.cdsinit 文件，软件中的快捷键等功能都不能适用。 Cadence IC 搜索.cdsinit 文件时，首先会搜索程序的启动路径，然后搜索的是用户的主目录。例如：在~/project 目录下运行icfb&，则首先Cadence IC 会尝试载入~/project/.cdsinit 。如果这个文件不存在则会尝试载入~/.cdsinit 。 默认配置文件路径：
cadence工具介绍
标签：cadence工具介绍 cadence工具介绍 主要是cadence的常用工具： （一）System & Logic Design & Verification 1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive： 就是大家最常用的nc_verilog, nc_sim, nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大 （二）Synthesis & Place & Route 1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTL Complil er：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师，几乎都用它。是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic ：噪声分析工具，权威6、Fire&Ice: 分布参数提取工具，国内很多人用synopsys的StarRC 7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s 的Power Complier相同。8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute : 很强大的布线器喔，但是不是一般人能用的到的。我也是在cadence实习的时候爽过的，比astro快十倍不止。 （三）custom IC Design 1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus （四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCB A llego最为典型了，很多大公司都用的。 系统分类: 软件开发 | 用户分类: IC设计 | 来源: 原创 | 【推荐给朋 友】 | 【添加到收藏夹】 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统。 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。
OrCAD Capture CIS Cadence原理图绘制
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
CADENCE工具VIRTUSO-DRACULA入门介绍
CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1．找一台装有IC工具的服务器 (2) 1.2．连接到这台计算机上 (2) 2．IC工具的软件环境配置 (3) 2.1．创建IC工具的启动目录，即工作目录。 (3) 2.2．将配置文件拷贝到IC工具的启动目录 (3) 2.3．将工艺文件和显示文件拷贝至工作目录 (3) 2.4．启动IC工具,命令为icfb& (3) 3．IC工具的使用 (4) 3.1．新建一个设计库 (4) 3.2．Compile一个工艺文件 (5) 3.3．创建新设计 (5) 3.4．编辑电路图 (5) 3.5．编辑版图 (6) 3.6．根据习惯改变版图层次的显示特性 (7) 3.7．完成版图编辑之后保存,退出 (8) 4．版图的DRC检查 (8) 4.1．基于Diva的方式(不推荐) (8) 4.2．基于Dracula的方式(推荐) (8) 5．LVS (10) 5.1．准备版图的GDS文件 (10) 5.2．准备电路网表 (10) 5.3．用LOGLVS转换电路网表成LVS要求格式 (11) 5.4．修改lvs的命令文件 (12) 5.5．运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6．在控制台下，运行https://www.360docs.net/doc/148271652.html,文件 (12) 5.7．查看错误 (12) 5.8．修正版图或网表错误 (13) 6．一些小经验 (13) 7．附件清单 (14)
Cadence工具Virtuso/Dracula入门介绍 （以上华0.6um DPDM工艺设计库为例） Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语： ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1．使用Virtuso/Diva/Dracula之前的准备 1.1．找一台装有IC工具的服务器 Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2．连接到这台计算机上 除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法： a．向管理员申请用户（每个人都已经有了一个用户） b．下载远程登录软件Exceed， 在本地计算机上安装； 安装完毕之后进行远程登录配置： 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。
cadence入门教程
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
Cadence仿真简介
时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1
图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、
Cadence原理图绘制流程
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
基于Cadence的通孔设计_中为电子科技工作室
Name ：中为电子科技工作室 E-mail： zhongweidianzikeji@https://www.360docs.net/doc/148271652.html, QQ ： 2970904654 REVERSION HISTORY NO. Date Reversion Change Approver Note Author eco 1 2014-3-28 V1.0 第一次撰稿 eco
在我初学Cadence的时候，对通孔类焊盘比较感兴趣，自认为它是初学者难啃的骨头之一，所以在这里想介绍一下通孔类焊盘，基于Cadence介绍。 首先上图，pad designer容颜： Pad Designer 艳照1 Pad Designer 艳照2
相信大家对图1、图2并不陌生，要想完全理解通孔类焊盘的工艺，首先需要明白各层的含义，那么pad Designer里面的东西我想拿出几个跟大家一块温习。 ◆ Begin Layer 顶层焊盘，顶层的金属部分, 一般和底层焊盘的尺寸形状一致； ◆ Default Internal 中间层（内层）焊盘，应用于多层（2层以上）板。如果是同一网络，负片时用thermal pad连接，正片时用regular pad连接。如果非同一网络，无论是负片还是正片均用用anti pad隔离； ◆ End layer 底层焊盘，底层的金属部分，一般和顶层焊盘的尺寸形状一致； ◆ SolderMask（top&bot） 阻焊层，防止规则焊盘涂上绿油的层，一般稍大于规则焊盘； ◆ PasteMask（top&bot） 助焊层，多用于贴装元器件，制造钢网（激光模板），纯通孔类PCB不需制作钢网，pad Designer中 空着不填； ◆ Regular Pad 规则焊盘，主要应用在PCB的正片层，例如：顶层、底层、内部信号层等； ◆ Thermal Relief 热焊盘（花焊盘、FLASH焊盘），主要应用在PCB的负片层，例如：电源层、地层。之所以有这种设计，是因为焊接时大面积的电源或地层铜皮使热量散尽的快，造成虚焊等，所以使用花焊盘隔热保证焊接质量； ◆ Anti Pad 隔离焊盘，主要隔离没有与该焊盘有电气连接的层； 在怎么说不如上图一目了然，图3、图4显示了部分名词的解释。 图3 图4
cadence软件安装步骤及说明
Cadence软件安装破解步骤 文档目录 1、安装准备工作 (2) 2、软件安装 (2) 3、软件破解 (4) 4、关于license (4) 5、环境配置 (6) 6、环境配置示例 (7)
Cadence公司软件安装步骤大同小异，这里就归类到一起，安装其所有软件均适用。 1、安装准备工作： 图形安装工具：iscape.04.11-p004 所要安装的软件包：如IC615等（几乎所有cadence软件的图形安装步骤都一样）。 破解文件：破解文件包括两个文件，以为patch文件，以为pfk 文件。 License：Cadence的license比较好找，也好制作。网上很多license，也可以自己制作。 2、软件安装： 1）、进入iscape.04.11-p004/bin/，运行iscape.sh进入软件安装图形界面，如下图所示。 说明：在选择软件安装路径是须注意，如果解压后有多个CDROM
文件夹，在该处选择到CDROM1下即可，其他CDROM包会自动加载。 2）、继续到以下界面，选中所要安装的软件，然后继续下一步： 3）、点击下一步到一下安装界面，进行配置。
点击“Start”开始安装。 4）、安装到一定完成后会弹出一些关于软件的配置，如OA库位置的设置等，若没有特殊要求更改的可一直回车。配置完成后可关闭图形安装窗口。 3、软件破解： 将破解文件复制到软件的安装目录下，运行patch文件跑完即可。但是需要注意的是32bit/64bit的软件破解文件有可能不是同一个patch文件，出现破解不完全。若是这样，会出现只能运行32bit或者64bit的软件，运行另一版本会提示license的错误。在找patch文件的时候需注意patch所适用的软件及版本。 4、关于License： 在网上能找到很多license可用，特别是eetop。也可以根据自己
cadence仿真流程
第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件
图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口(图1.3)，在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录
Cadence 原理图库设计
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
基于Cadence的电源完整性仿真步骤
目录 1.设置电路板的参数 (2) 1.1调用设置向导 (2) 1.2板框（Board Outline） (3) 1.3 Stuck-up设置 (3) 1.4 DC Net-Plane Association (4) 1.5 DC Power Pair Setup (5) 1.6选择去耦电容 (5) 1.7选择电容模型 (6) 2.单节点仿真 (7) 3.多节点仿真 (9) 3.1网格化电源平面 (9) 3.2设置多节点仿真的参数 (9) 3.3放置元件 (10) 3.4进行多节点仿真 (11)
1.设置电路板的参数 在Allegro PCB PI 610中打开要仿真的电路板，在这里以UL2为例介绍，仿真其VCC33电源平面的完整性，如图1-1所示： 图1-1 UL2的PCB图 1.1调用设置向导 在PCB PI 610中选择“Analyze”→“Power Integrity”出现提示对话框，点击“确定” 后出现设置向导窗口，如图1-2所示： 图1-2 电源完整性设置向导
1.2板框（Board Outline） 点击“Next”进入设置向导里的“Board Outline”窗口，如图1-3所示： 图1-3 Board Outline窗口 PI 610需要一个板框来进行布局和电源平面提取。如果板框不完整或不存在，则上图的右上角会有信息显示。 1.3 Stack-up设置 点击“Next”进入设置向导里的“Stack-up”窗口，如图1-4所示： 图1-4 Stack-up窗口
PI 610需要叠层关系来计算电源对从而为平面建模。如果叠层不存在或者不包含平面层，则屏幕右上角会有信息显示。 在这里可以调整叠层关系（Edit stack-up）或从另一个设计中导入（Import stack-up）。 屏幕右上角会有相应的示意图，如图1-5所示： 图1-5叠层视图 当不勾选“Physical view”时，各层均一显示；勾选后各层按比例显示。 1.4 DC Net-Plane Association 点击“Next”进入设置向导里的“DC Net-Plane Association”窗口，如图1-6所示： 图1-6 DC Net-Plane Association窗口
于博士Cadence视频教程原理图设计pdf
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
Cadenceallegro菜单解释
Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。
cadence软件介绍
1．Allegro PCB Design CIS Allegro PCB Design CIS Allegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。 Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。 优点 1、提供快捷，直观的，具备完备功能的原理图编辑工具 2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率 3、具备强大功能的CIS，帮助加速设计进程，降低项目成本 4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的 AMS-Simulatuor帮助提供设计的可生产性 5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能 6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据 7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间 功能特色 全功能原理图编辑器 Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。原理图页面编辑器整合了标准的Windows用户界面，这些功能和特性是为工程师完成设计任务和发布设计设计数据而特别定制的。 1、在一个会话窗中可以查看和编辑多个项目 2、通过互联网访问最新元器件 3、对“What-if”场景使用状态标签 4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性
基于Cadence的信号完整性仿真步骤
目录 1.仿真前的准备工作 (2) 1.1找到需要仿真的芯片的IBIS模型 (2) 1.2模型转换（IBIS→DML） (2) 1.3添加模型到Cadence的模型库中 (5) 2. 对电路板进行设置（Setup Advisor） (7) 2.1准备好要仿真的电路板 (7) 2.2调用参数设置向导 (7) 2.3叠层设置 (8) 2.4设置DC电压值 (9) 2.5器件设置（Device Setup） (10) 2.6 SI模型分配 (12) 2.7 SI检查（SI Audit） (16) 2.8完成参数设置 (18) 3.进行信号完整性仿真（反射） (19) 3.1开始仿真 (19) 3.2选择所要仿真的网络 (19) 3.3提取网络的拓扑结构 (20) 3.4给驱动端U8添加激励信号 (21) 3.5设置激励信号的参数 (22) 3.6执行反射仿真 (22) 3.7仿真结果 (22)
1.仿真前的准备工作 1.1找到需要仿真的芯片的IBIS模型 一般可以从芯片制造商网站上找到，如果没有，可能要通过其它途径获得如从SPICE模型中提取。 1.2模型转换 （IBIS→DML） 将IBIS模型转换为DML模型，运用Cadence的Model Integrity工具将IBIS模型转化为Cadence能识别的DML模型，并验证仿真模型。 （1）单击“开始”按钮→“所有程序”→“Allegro SPB 15.5”→“Model Integrity”，如图1-1所示： 图1-1 Model Integrity工具窗口 （2）选择“File”→“Open”，打开一个IBIS模型如图1-2所示：
Cadence软件介绍
Cadence软件介绍 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。（NT & Unix） D、Allegro Expert专家级PCB版图编辑工具（NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括： A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说，spw包括了matlab的很多功能，连demo都有点象。它是面向
电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。 它里面非常有意思的就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。 C、Mutimedia多媒体（Multimedia Design Kit) 它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless（IS-136 Verification Environment) 无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析和验证的设计工具。 它是一套软件系统，专门用来做多媒体网络结构和协议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证（LDV） LDV包括的模块有：