ORCAD转化allegro
#16 Info: PCB Editor does not support Dots(.), Forward Slash(/) and White space in footprint names. The supported characters include Alphabets, Numerics, Underscore(_) and Hyphen(-).
由于我们在实际设计过程中,通常使用ORCAD进行电路前期设计,得到的是电路的max文件为了利用Cadence进行电路仿真,首先需要将ORCAD的max文件转换为Allegro 的brd文件.
完成这一转换的工具是Cadence公司提供的一组附件,该附件包含4个文件,分别是
Layout.ctl,Layout.fnt,layout.ini和Toallegro.exe. 使用时需要设置好路径和环境变量然后运行Toallegro.exe文件,在提示下输入所要转换的max文件名就可以将max文件转换为bsd文件.但是需要特别注意的是 ,转换后的brd文件与原来的文件相比有一些隐蔽性的问题,列举如下:
首先,元件的焊盘名和封装名会出现问题,在ORCAD中合法的命名规则在ALLEGRO中则可能不合法.例如:在ORCAD中可这样定义一个封装名
"SBGA \1.27M\K31\W31\P304",但是在转换至Allegro的bsd文件时会转变为
"SBGA127ML31W31P304";而在ORCAD中定义的焊盘名 "9DT I0.038X0.032"在转换至ALLEGRO 的brd文件时会转变为"9DTI0_038X0_032".即它将封装名的"\"删掉而将焊盘名的"."改为"_"有的焊盘名如果与ALLEGRO 中的一些关键字重名,必须将其改名才能转换成功.
第二,它会给PCB自动加上默认叠层,然而ORCAD中没有叠层的选项.
第三,它不能将原来的各种线宽、间距带到allegro中.
第四,在将ORCAD的max文件转换至ALLEGRO的brd文件后,有时会发现转换后的brd文件在ALLEGRO中虽然能够正常打开,但是却不能正常存盘,它只能将PCB的brd文件存为*.SAV文件.解决的方法是在dos环境下执行dbfix命令纠正该错误.
第五,转换至ALLEGRO的brd文件的装焊层有些元件值没有带过来,因此不能在allegro的brd文件中输出装焊图.
第六,也是最重要的一点,在ALLEGRO中自动加上叠层后,将原来的通孔焊盘按照默认叠层结构自动改变, 如果要调整叠层结构,就必须对每一个通孔焊盘进行修改,否则会出现很严重的后果.因为在ALLEGRO中每一层都定义了各种焊盘,根据不同的层进行选择,相比之
下,ORCAD只在平面层上才定义热焊盘.
在成功转到ALLEGRO之后还需要做些仿真前的准备. 首先是根据器件的Datasheet对器件的IBIS进行检查, 检查的内容包括:
察看IBIS库是否有语法上的错误,这个可以在将IBIS文件转换成dml文件报告时看出,或是在转换后的dml文件上,用ALLEGRO的工具中的dml check选项进行检查;
管脚的输入、输出类型是否正确;
VI、VT曲线是否有明显的非单调性、不连续性或其他明显的错误;
对所有的管脚模型是否都有Max,Min,Typical值以及它们的关系是否正确,如果只有Typical值,那么仿真的时候只能用Typical;
所有的输出和双向管脚模型是否都有测试负载值,即 Cref,Rref,Vref和Vmeas,如果是纯容性测试负载,可以没有Rref;
在标准测试负载情况下,VT 的上升和下降的波形是否达到了Vmeas的值;
IBIS库的管脚是否与器件的Datasheet管脚相一致.
做完这些检查之后,就要对相应的器件指定各自的IBIS库.而对离散器件,则要手工加上SPICE库,接着需要指定DC网线的电压值,这是为以后抽取模型时,不至于把 DC网线当成是信号网线.再下一步进行叠层编辑时, 还需要同制板厂商联系,让他们给出满足需要的pcb 各层的介电常数,介质厚度,铜皮厚度以及叠层的顺序 ,上述参数要填在叠层表中.
做完准备工作后,就可以抽取网线的拓扑结构进行信号完整性仿真了.仿真分为2种:一种是数据线仿真, 一种是时钟线仿真,这都是在同步电路下进行的.仿真时应该从器件的Datasheet中查找以下的参数:Tco.min,Tco.max,Tcycle,Tsetup.min,Thold.min;从所提供的时钟的Datasheet中查找以下参数Tskew.clk，Tjit；;另外还需要估计PCB的Tskew.pcb,
给出余量Tmargin. 然后根据以下两个计算公式计算两个参数Tsettledelay.max和Tswitchdelay.min.这两个算式分别为:
Tsettledelay.max≤ Tclcle-Tco.max-Tsetup.min-Tskew.clk-Tskew.pcb-Tjit-Tadj; Tswitchdelay.min≥Thold-Tco.min+Tskew.pcb+Tskew.clk
经过仔细分析，发现该公式确实已考虑得非常周全，把上升和下降沿的细微时间以及沿的细小抖动也，包含在内,这可能也是Cadence的PCB软件中最核心最精华的部分.通过公式算出Tsettledelay.max,Tswitchdelay.min后,需要和根据拓扑结构仿真出来的Tsettledelay.max,Tswitchdelay.min值进行比较以便用来调整参数这些参数包括:布线长度、线阻抗、线速、增加减电阻、电容、节点的位置以及线的连接方式等,时钟线还需考虑它的单调性,参数调节是不能随心所欲的,不仅要找一定的规律,还要考虑到PCB叠层的参数设置及一些现实所允许的值.这样才能找到适合实际PCB的,比较理想的拓扑结构.否则如果在自动布线完成后才发现拓扑结构有问题,就需要来回进行修改.还要注意一点,就是所有以上参数都必须在最坏情况下找出它们的最大范围. 所谓最坏情况是指,在仿真Tsettledelay.max数据时, 必须是在slow的环境下;而仿真Tswitchdelay.min数据时,必须在fast的环境下进行.在我们仿真的过程中,还发现有些器件的Tco.min和Tco.max是在不同的测试条件下测试的,在仿真时还要改变dml库的测试环境值,才能测出更准确的值.调整好拓扑结构后,千万别忘了填写拓扑结构的限制表,限制表里头才是最终起作用的限制条件,接下来只要将填好限制后的拓扑结构加在同类网线上,然后转到SPECTRA中进行自动布线,SPECTRA会尽量根据限制自动布线,但是,最后在ALLEGRO 中做检查时会发现有一些DRC 报告是因为没有按照限制完成布线,它会提示限制是多长,而实际只布了多长,这时,一种解决方法是删除所有线,改变器件位置,重新自动布线;再一种就需要改变拓扑结构.如果两种方法都失败了就要考虑到换性能更好的器件.按照以上方法一块高质量信号完整性的高速PCB就已基本完成.
通过使用Cadence软件进行信号完整性的仿真,我们体会到该软件具有很强的实用性,对于硬件设计人员来说,是一种不可多得的设计工具,对高速PCB来说尤为如此.当然,对于这样一个高智能仿真软件,使用起来也并不那么容易,如果对它的内部计算不甚了解, 很有可能会因为一两个参数或选项的错误而导致仿真结果失败,希望本文能够起到一定的帮助作用.
PCB设计当中常见的问题
问：刚才本人提了个在覆铜上如何写上空心(不覆铜)的文字,专家回答先写字,再覆铜,然后册除字,可是本人试了一下,删除字后,空的没有,被覆铜覆盖了,请问专家是否搞错了,你能不能试一下 复：字必须用PROTEL99SE提供的放置中文的办法，然后将中文（英文）字解除元件，（因为那是一个元件）将安全间距设置成1MIL，再覆铜，然后移动覆铜，程序会询问是否重新覆铜，回答NO。 问：画原理图时，如何元件的引脚次序？ 复：原理图建库时，有强大的检查功能，可以检查序号，重复，缺漏等。也可以使用阵列排放的功能，一次性放置规律性的引脚。 问：protel99se6自动布线后，在集成块的引脚附近会出现杂乱的走线，像毛刺一般，有时甚至是三角形的走线，需要进行大量手工修正，这种问题怎么避免？复：合理设置元件网格，再次优化走线。 问：用PROTEL画图，反复修改后，发现文件体积非常大（虚肿），导出后再导入就小了许多。为什么？？有其他办法为文件瘦身吗？ 复：其实那时因为PROTEL的铺铜是线条组成的原因造成的，因知识产权问题，不能使用PADS里的“灌水”功能，但它有它的好处，就是可以自动删除“死铜”。致与文件大，你用WINZIP压缩一下就很小。不会影响你的文件发送。 问：请问：在同一条导线上，怎样让它不同部分宽度不一样，而且显得连续美观？谢谢！ 复：不能自动完成，可以利用编辑技巧实现。 liaohm问：如何将一段圆弧进行几等分？ fanglin163答复：利用常规的几何知识嘛。EDA只是工具。 问：protel里用的HDL是普通的VHDL 复：Protel PLD不是，Protel FPGA是。 问：补泪滴后再铺铜，有时铺出来的网格会残缺，怎么办？ 复：那是因为你在补泪滴时设置了热隔离带原因，你只需要注意安全间距与热隔离带方式。也可以用修补的办法。 问：可不可以做不对称焊盘？拖动布线时相连的线保持原来的角度一起拖动？复：可以做不对称焊盘。拖动布线时相连的线不能直接保持原来的角度一起拖动。问：请问当Protel发挥到及至时，是否能达到高端EDA软件同样的效果 复：视设计而定。 问：Protel DXP的自动布线效果是否可以达到原ACCEL的水平？ 复：有过之而无不及。
Allegro导入网表步骤
Allegro 如何导入网表 一．首先要保证原理图Design rule check 没有问题。 二．从原理图中导出Netlist 。 原理图中Tools->Create Netlist 或者直接点击快捷键 ；出来如下图所示选择框，选择网表放 置的文件夹，点击确定。 导出完成后会生成Netlist 文件（共三个文件）。 注意：导出网表时有时候会提示有error ，如果有error 则无法生成网表，需要按提示将error 解决，然后重新导出。 三．从PCB 中导入Netlist 。 1．打开allegro 新建一个.brd 文件。 2．绘制PCB 边框。 选择菜单项Add->Line 。Options 窗口设置如下图所示，Line width(线宽)选择0.15mm 。
然后在工作区域内画出一个PCB边框的区域。 3．设置library路径。 选择Setup->User Preferences，弹出User Preferences Editor 对话框，点击 Paths 前面的‘+’号展开来，再点击Library，需要设置其中三个参数，将封装库添加到目录下，如下图所示。
4．导入网络表。 选择菜单File->Import->Logic，如下图所示。Import dirctionary选择网表放置的文件夹。 点击Import Candence，开始导入。 5．放置元器件。 点击Place->Quickplace菜单，弹出Quickplace对话框，如下图所示。
点击Place 按钮后，元件自动的摆放出来，单击OK 按钮就可以关闭对话框。完成后如下图所示。
ORCAD使用中常见问题汇集及答案
1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy后可进入 子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也 可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定 为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空 没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET建封装 库吧 7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN的长短， 以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 8、请问如何在orcad中填加新的元器件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件. 9、ERROR: [DRC00031] Package has same name but different source library
orcad原理图中常见DRC错误的取缔方法
orcad原理图中常见DRC错误的取缔方法用“取缔”一词，是源自《嘻哈四重奏》里面卢导的口头禅，哈哈借用一下～大多数DRC warning甚至某些error可以忽略不计，不影响生成网表，但是要想成为一名成熟的电子工程师，你可以忽略某些错误，但是必须懂得为什么会产生这些错误，如何取缔掉这些错误，这样才能控制这些错误的作用范围，不致影响系统整体的设计。 1、养成好习惯，先做Annotate，后做 ERC 检查，避免元器件重名; 2、切记不要随意从其他page中拷贝元器件，这样容易在ERC检查时导致以下三个错误: 例如从 这个图(来源于另一个page)中拷贝C209这个电容到下面page中，ERC检查出现了以下三个错误: ERROR: [DRC0010] Duplicate reference C209 ERROR: [DRC0031]
Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'. ERROR: [DRC0031] Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'. 解决方法:先做annotate，所有元器件重新编号，再做ERC检查，这样避免不同页面元器件重名而导致网络连接在一起，可以直接解决以上3个错误～WARNING: [DRC0003] Port has a type which is inconsistent with other ports on the net TMCL 解决方法:Net TMCL两端的端口类型冲突，修改一下type就好了～ERROR: [DRC0004] Possible pin type conflict
allegro中导出可在autocad中标注尺寸的钻孔外形
allegro中很方便导入导 dxf格式的CAD图纸，在设计过程中，有些客户希望导 带钻孔的cad图纸，进行结构和孔尺 的 。在allegro中的操作如 a.修改钻孔参数，操作如图所示 b.点 drill customization...后，会弹 一个窗口，在其中修改相 应的参数， 窗口如 图 第一 点 auto generator symbols，会发现symbol size X和symbol size Y中的参数会变成和左侧size X中的参数一致，同时symbol figure 也会发生变化
第二 修改symbol figure中的钻孔形状 左侧type 一致 第 清除symbol character中的 符 第四 点 merge，合并其中的一些孔 可能有些单板中 在需要合并的孔 第五 点 ok退 ，完成参数的设置 设置好参数的参数如 图 c.DXF文件导 设置 和 常导 的操作方法一 ，打开想要导 的图层，一定要把manufacturing/nclegend-1-xx 一层打开，因为 才设置的参数都体现在 一层面， xx 应板子的层数，如八层板， 为...-1-8 ,操作如图 注 如果 想显示via的孔，可以在钻孔参数设置时，在symbol figure 列中将其type选择为null d. 于直接导 的dxf文件，钻孔的尺 在AUTOCAD中无法直接进行标 注， 时将 面导 的文件导入到allegro中，然后再导 DXF文件， 时的dxf文件在cad中就可以进行尺 标注了。 特 附 效果图如 其中内圆就是钻孔，在autocad中可以进行标注。
在allegro中，也可以通过skill来实现钻孔的导 ，在没有skill的情况 ， 种方法 是很 错的。 Edited by Kevin 2013/11/29
如何将dxf导入Allegro
如何将dxf导入Allegro Allegro可以导入AutoCAD产生的DXF文件（支持DXF R10-R14版本）。同时Allegro也可以将设计文件 导出为DXF文件，供其他CAD工具使用。 该DXF 文件可以包含过孔、焊盘、封装符号以及图形数据等等。也就是说，你可以把经过AutoCAD定位后的文件调入Allegro进行布局；也可以把公司的标志做成DXF文件，放到你的PCB板上；还可以把All egro或其他PCB工具完成的设计放到AutoCAD进行修改然后导入Allegro等等。 下图是DXF导入Allegro的一般过程： 在导入DXF文件前，需要先完成以下准备工作： 1、准备DXF文件： ○如果DXF设计文件中包含填充过的矩形，应先在AutoCAD中使用SOLID命令进行定义； ○如果DXF设计文件中包含详细的Via和Symbol信息，应先使用ATTDEF命令定义ATTDEF Tag1和Ta g2的值，如下图。
2、如果DXF设计文件中包含Block的话，应建立一个symbol和via的转换文件(symbol and via conversi on file)。通过这个文件使Allegro可以识别DXF文件中的block到底是板外形、零件封装还是制图框等，并进行对应。该文件可以使用任何文本编辑器进行编辑。
3、层转换文件(layer conversion file)，用来将Allegro及DXF文件中的层进行对应。下面是Allegro和DX F文件中图形元素的对照： 下面是一个layer conversion file的例子：
完成上面的数据准备以后，你就可以把一个DXF设计文件导入到Allegro里面来了。当然，如果你的DXF文件仅仅是些符号定位信息，那么操作步骤将会很简单了。 命令：File>Import>DXF
orcad导入allegro
orcad 导出网表到allegro的方法 注意事项： 一.Capture原理图的准备工作 1。Part的Pin的定义 为了能顺利产生网络表，必须对Part Pin的Name、Number和Type都要定义好，并且同一Part的Name和Number是不能重复的，只有当Pin Type为Power时Pin Name才允许相同注意：如果一个零件的Power Pin有好几种Pin Name，而不同的Pin Name的Pin要接相同的Net，如：Pin name为VDD但需要接到VCC,而且Pin name为VSS也要接到VCC，此时就必须对Capture里的零件Part做一些设定 2。Part的PCB Footprint的定义 在Edit-Properties中设定PCB Footprint 当然先的做好封装库,你可以把它们放在./symbols下，最好建立自己的库目录。 3。不同Part的Device设定必须不同 在DEVICE栏设定值，不同Part的值不能相同，或者干脆不命名生成网表时CAPTURE会自动命名，使用他的封装，参数，还有其他的属性给他联合命名即类似 如:“CAP NP_0805_0.1U”这就是自动命名的结果 4。NC Pin 定义 有的时候工程师在建Capture零件的时候会把没有连接Net的Pin省略，而这些Pin在Layout 实际零件上是有的，针对这种情况需要对Capture里的零件Part做一下设定： 在Capture中双击Part进入Edit Properties新增一项NC Property Property的Name需大写NC 在Value输入零件的NC Pin 5。有些字符在导入网络表时是不允许的, 例如: … ！
ORCAD使用中常见问题汇集及答案
ORCAD使用中常见问题汇集及答案 1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空 的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET建封装库吧 7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN的长短，以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 8、请问如何在orcad中填加新的元器件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件. 9、ERROR: [DRC00031] Package has same name but different source library 这是因为是什么原因? 可能是有两个元件使用相同的元件序号。（我怎么看是：相同的封装来自不同的源连接库？？） 10、为什么会出现删除管脚连带元气件一起被删除呢? 可能是你选中了元件，注意观察元件周围有没有出现虚线框
ORCAD使用技巧
1、实际使用中，同一个schematic folder下的page用port是可以实现互连的，对于总线信号的标注,要加注off-page，而且都是有方向的，但方向性不会影响网表的生成，在做DRC 时会有警告。 IC的datasheet一般是从生产商的网站上down的，中文网站中https://www.360docs.net/doc/1414262910.html,/的资料库较全，可以试试看，引脚的方向是指的type吗，若不做仿真就不用管它。 2、FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 3、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 4、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 5、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 6、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不禁可以是设计版图简洁，而且便于其他设计引用 7、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET建封装库吧 8、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN的长短，以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 9、请问如何在orcad中填加新的元气件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件. 10、ERROR: [DRC00031] Package has same name but different source library 这是因为是什么原因? 可能是有两个元件使用相同的元件序号。（我怎么看是：相同的封装来自不同的源连接库？？） 11、为什么会出现删除管脚连带元气件一起被删除呢?
Allegro导入DXF的方法
EDA工程师在PCB设计过程中，往往需要与结构工程师打交道，结构图纸即DXF文件就是结构工程师与EDA工程师沟通的媒介。本文针对Allegro导入DXF文件的详细过程做详细说明，本人看到网上大部分相关文章写得都比较糟糕，所以撰写本文以便更好地帮助读者解决问题。 1. 据我所知，国内大部分结构工程师会默认给出DWG格式的文件，这种文件在Allegro 中是不支持的，EDA工程师可要求结构工程师给出DXF格式的文件。如果EDA工程师不想麻烦结构工程师，那么也可以自己下载合适的软件将DWG格式转为DXF格式。下图是打开的DXF文件。 2. 将DXF文件导入Allegro之前，务必要做一个准备工作：将DXF文件与PCB设置为同样的单位。在我的工作经历中，结构工程师给出的DXF/DWG文件都是mm单位的，为了后续的导入过程顺利进行，强烈建议将DXF与PCB设置为相同的单位。EDA工程师采用的通常是mil单位，建议EDA工程师首先将单位更改为mm。 3. 在Allegro中点击Setup—>Design Parameters，并在弹出的Design Paramters Editor 对话框中，点击Design标签，将User Units更改为Milimeter，最后点击OK确认。过程如下图。
4. 点击File—>Import–>DXF，如下图。
5. 找到欲导入的DXF文件。
6. 此时需要注意，有一个非常重要的操作，就是勾选Incremental addtion，即在原有基础上新增。我看到网上有很多网友碰到这样的问题：导入DXF之后，PCB中原有的所有内容都消失了，就是因为没有勾选Incremental addtion。正确的方式如下图。 7. 点击Lib…图标，将配置文件保存在合适的目录下，其实默认不做调整也是OK的。比较重要的操作是点击Edit/View layers…图标，选择需要导入的层。
orcad原理图中常见DRC错误的取缔方法
用“取缔”一词，是源自《嘻哈四重奏》里面卢导的口头禅，哈哈借用一下！大多数DRC warning甚至某些error可以忽略不计，不影响生成网表，但是要想成为一名成熟的电子工程师，你可以忽略某些错误，但是必须懂得为什么会产生这些错误，如何取缔掉这些错误，这样才能控制这些错误的作用范围，不致影响系统整体的设计。 1、养成好习惯，先做Annotate，后做 ERC 检查，避免元器件重名； 2、切记不要随意从其他page中拷贝元器件，这样容易在ERC检查时导致以下三个错误： 例如从 这个图（来源于另一个page）中拷贝C209这个电容到下面page中，ERC检查出现了以下三个错误： ERROR: [DRC0010] Duplicate reference C209 ERROR: [DRC0031] Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'.
ERROR: [DRC0031] Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'. 解决方法：先做annotate，所有元器件重新编号，再做ERC检查，这样避免不同页面元器件重名而导致网络连接在一起，可以直接解决以上3个错误！ WARNING：[DRC0003] Port has a type which is inconsistent with other ports on the net TMCL 解决方法：Net TMCL两端的端口类型冲突，修改一下type就好了！ ERROR: [DRC0004] Possible pin type conflict U5,Vout Output Connected to Power
cadence元件封装及常见问题解决
Cadence 使用及注意事项 目录 1 PCB工艺规则...................................................................................... 错误!未定义书签。 2 Cadence的软件模块 .......................................................................... 错误!未定义书签。 Cadence的软件模块--- Pad Designer ............................................. 错误!未定义书签。 Pad的制作....................................................................................... 错误!未定义书签。 PAD物理焊盘介绍 .......................................................................... 错误!未定义书签。 3 Allegro中元件封装的制作................................................................. 错误!未定义书签。 PCB 元件(Symbol)必要的CLASS/SUBCLASS ................................. 错误!未定义书签。 PCB 元件(Symbol)位号的常用定义 ............................................... 错误!未定义书签。 PCB 元件(Symbol)字符的字号和尺寸 ......................................... 错误!未定义书签。 根据Allegro Board (wizard)向导制作元件封装........................... 错误!未定义书签。 制作symbol时常遇见的问题及解决方法 .................................... 错误!未定义书签。 4 Cadence易见错误总结 ...................................................................... 错误!未定义书签。 1 PCB工艺规则 以下规则可能随中国国内加工工艺提高而变化 （1）不同元件间的焊盘间隙：大于等于40mil(1mm)，以保证各种批量在线焊板的需要。 （2）焊盘尺寸：粘锡部分的宽度保证大于等于10mil，如果焊脚(pin)较高，应修剪；如果不能修剪的，相应焊盘应增大….. （3）机械过孔最小孔径：大于等于6mil。小于此尺寸将使用激光打孔，为国内大多数PCB厂家所不能接受。 （4）最小线宽和线间距：大于等于4mil。小于此尺寸，为国内大多数PCB 厂家所不能接受，并且不能保证成品率！ （5）PCB 板厚：通常指成品板厚度，常见的是：、1mm、、、；材质为FR-4。当然也有其它类型的，比如：陶瓷基板的… （6）丝印字符尺寸：高度大于30mil，线条宽大于6mil，高与宽比例3:2 （7）最小孔径与板厚关系：目前国内加工能力为：板厚是最小孔径的8~15倍，大多数多层板PCB 厂家是：8~10倍。举例：假如板内最小孔径（如：VIA）6mil，那么你不能要求厂家给你做厚的PCB 板，但可以要求或以下的。 （8）定位基准点：用于给贴片机、插件机等自动设备取基准点，用20mil直径的表贴实心圆盘(需要被SOLDERMASK，以便铜裸露或镀锡而反光)。分布于顶层(TOP) 的板边对脚线、底层(BOTTOM)的板边对脚线，
Cadence常用技巧、网表导入PADS、CAD板框导入
在进行中等以上规模电路设计的时候，一般都是专人负责原理图原理图，专人负责layout，orCAD因为他的输出网表种类相当丰富，操作方便深受原理设计人员青睐，orCAD可以输出目前市面上大部分PCB 设计软件的网表，包括protel、AltiumDesigner、PADS、Alegrro等等，下面介绍一下两者交互设计时候网表导入和更新问题。 1、生成网表。 首先在rocad中选中要生成网表的原理图文件夹，之后执行Tool/Creat Netlist命令，之后弹出下面的对话框： 在other页面中Formatter中选择orPadspc.dll,之后点击确定，便会生成PDAS所使用.asc格式的网表，如下图所示： 2、导入网表。 新建一个PADS PCB文件，在此假设名字为Demo.pcb.如下图所示：
新建文件之后，首先要有自己的PCB封装库，并且设置好自己的PCB封装库路径，设置PCB封装库路径发方法如下： 工具/选项之后弹出来如下界面： 点击右侧的库列表文件夹，如下图所示，之后选择自己的PCB封装库所在位置： 这样自己的封装库路径设置完成了。之后可以在PADS layout软件中导入网表了。 打开刚才创建的Demo.pcb文件，执行"文件/导入"命令，打开刚才用orcad生成的.asc文件。之后会弹出一个检验文本，提示所有的错误和警告，如下图所示：
之后还会弹出一个警告对话框，可以忽略之。 之后所有的原件就导入进来了，如下图所示，此时元件是堆放在一起的： 执行命令：“工具/分散元器件”，之后元器件被分散开来，如下图所示： 这样，就完成了PCB的导入，之后可以进行布线工作。 3、更新原理图中修改的网表。 在PCB布线的时候可能会修改原理图中的部分器件或者连线，这时候就要进行网表更新。步骤如下： a、更改好原理图之后，重新生成网表，然后新建一个空的PCB文件，给这个pcb文件起一个名字（名字随便起），这里就叫做temp.pcb. b、打开temp.pcb文件，执行"文件/导入"命令，导入新生成的.asc网表,之后关闭temp.pcb。 c、打开原来需要修改的Demo.pcb文件，执行“工具/对比ECO”命令，弹出如下所示的对话框：
PSpice常见错误
OrCAD/PSpice常见错误 在PSpice仿真过程中有时会遇到一些错误，本文主要介绍解决这些错误的方法。 ◆上海库源电气科技有限公司 ◆PSpice技术支持中心: https://www.360docs.net/doc/1414262910.html, ◆技术支持热线：4006-535-525 ◆Mail: support@https://www.360docs.net/doc/1414262910.html, ◆Web：https://www.360docs.net/doc/1414262910.html, 2011-10-12
PSpice仿真现在的应用越来越广泛，那么如何才能用好PSpice，如何才能在使用PSpice的时候避免一些简单的错误，这就显得非常重要。下面介绍一下PSpice应用常见的集中错误类型及其解决方案。 在介绍之前，我们先简单说明一下PSpice仿真必须要满足的三个条件： 参与仿真的所有元器件必须要有PSpice模型 如果使用软件自带的元器件库，那么必须使用C:\Cadence\SPB_16.5\tools\capture\library\pspice这个路径下的库文件，这里面的所有元器件都是具有PSpice模型的。如果使用自建的元器件，那么必须保证*.lib和*.olb两个文件的同时存在。 原理图中必须要有名称为0的参考地 Capture原理图库中有好几个接地符号，但是在用于PSpice仿真的时候，只能使用名称为0的接地符号，如下图所示： 原理图中必须要有电源 PSpice仿真中的电源分为可用于瞬态（时域）仿真的电源，可用于交流扫描分析的电源和可用于直流仿真的电源。这些电源在使用的时候必须要搞清楚。 接下来我们来介绍常见的PSpice仿真错误。 1.Missing ground ERROR – Node
解决WIN7下OrCAD Capture不显示窗口的问题
win7下Capture CIS窗口还原问题.OrCAD软件打不开只有最小化图标的解决办法 Orcad 打开之后,无法显示窗口,只显示在任务栏,解决办法 打开C:\Cadence\SPB_16.3\tools\capture\capture.ini 把 [WindowPlacement] Max Position...=(-1,-1) Min Position...=(-1,-1) Normal Position=(32,14,941,930) Show...........=ShowNormal 删除就可以 win7下Capture CIS窗口还原问题.OrCAD软件打不开只有最小化图标的解决办法 最近发现我的OrCAD打开之后，只有最小化图标，纠结和N久，今天终于找到了解决方法出现这种问题的原因是关闭OrCAD软件的时
候，并不是点击OrCAD软件右上角的关闭窗口图标，而是在OrCAD 最小化的情况下，在任务栏的OrCAD图标上右键-->关闭窗口，这样在下一次打开OrCAD的时候，默认显示的是上一次打开时的窗口，即最小化显示。在Win XP系统下，这个问题比较好解决，在最小化的窗口上右键，选择最大化即可将OrCAD最大化，但是在Win 7系统下，任务栏最小化的窗口上右击没有最大化选项，坑爹啊 用win+Tab键来切，可以看见ORCAD软件是打开的，但是是最小化的 使用任务管理器最大化也不顶用 这个问题终于被我找到了解决办法： 用记事本打开OrCAD的配置文件 D:\Cadence\SPB_16.3\tools\capture\CAPTURE.ini，找到[Window Placement]配置选项，将窗口大小改为默认大小 [Window Placement] Max Position...=(-1,-1) Min Position...=(-32000,-32000) Normal Position=(138,105,1176,877) Show...........=ShowNorma
Allegro绘制PCB流程
Allegro绘制PCB流程 单位换算 1mil=0.0254mm 1mm=39.3701mil 默认情况下我们更倾向于使用mil单位绘制PCB板。 1新建工程，File-->New... -->[Project Directory]显示工程路径 -->[Drawing Name]工程名称，Browse...可选择工程路径 -->[Drawing Type]工程类型，绘制PCB板选择Board，封装选择Packagesymbol 2设置画布参数，Setup-->Design Parameters... -->[Design] 单位为Mils，Size为other，2位精度， Width与Height分别代表画布的宽高 LeftX与LowerY代表原点位置坐标 点击Apply使修改生效 -->[Display]
勾选Gridon,打开SetupGrids... 将Non-Etch和AllEtch中的所有Spacing设为1mil=0.0254mm 3设置库路径，Setup-->User Preference... 将所有绘制好的元件封装复制到同一目录下，方便设置库目录， -->[Paths] -->[Library]指定modulepathpadpath parampath psmpath到封装所在目录 4绘制板框，Add-->Line Class:SubClass=Board Geometry:Outline 5倒角，Manufacture-->Dimimension/Draft-->fillet 倒角半径（Radius）参考：100mmx100mm板倒角100mil~200mil 分别点击倒角的两条边完成倒角 6设置允许布线区，Setup-->Areas-->RouteKeepin Class:SubClass=Route Keepin:All 一般情况，RouteKeepin距离板框0.2mm(8mil)~0.5mm(20mil) 方法2：使用Z-Copy命令，Edit-Z-Copy
OrCAD常见问题汇总
OrCAD常见问题汇总 作者：詹书庭1、OrCAD自带元件库介绍 AMPLIFIER.OLB 共182个零件，存放模拟放大器IC，如CA3280，TL027C，EL4093等。 ARITHMETIC.OLB 共182个零件，存放逻辑运算IC，如TC4032B，74LS85等。 ATOD.OLB 共618个零件，存放A/D转换IC，如ADC0804，TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件，存放汇流排驱动IC，如74LS244，74LS373等数字IC。 CAPSYM.OLB 共35个零件，存放电源，地，输入输出口，标题栏等。 CONNECTOR.OLB 共816个零件，存放连接器，如4 HEADER，CON AT62，RCA JACK等。 COUNTER.OLB 共182个零件，存放计数器IC，如74LS90，CD4040B。 DISCRETE.OLB 共872个零件，存放分立式元件，如电阻，电容，电感，开关，变压器等常用零件。 DRAM.OLB 共623个零件，存放动态存储器，如TMS44C256，MN41100-10等。 ELECTRO MECHANICAL.OLB 共6个零件，存放马达，断路器等电机类元件。 FIFO.OLB 共177个零件，存放先进先出资料暂存器，如40105，SN74LS232。 FILTRE.OLB 共80个零件，存放滤波器类元件，如MAX270，LTC1065等。 FPGA.OLB 存放可编程逻辑器件，如XC6216/LCC。
共691个零件，存放逻辑门（含CMOS和TLL）。 LATCH.OLB 共305个零件，存放锁存器，如4013，74LS73，74LS76等。 LINE DRIVER RECEIVER.OLB 共380个零件，存放线控驱动与接收器。如SN75125，DS275等。 MECHANICAL.OLB 共110个零件，存放机构图件，如M HOLE 2，PGASOC-15-F等。 MICROCONTROLLER.OLB 共523个零件，存放单晶片微处理器，如68HC11，AT89C51等。 MICRO PROCESSOR.OLB 共288个零件，存放微处理器，如80386，Z80180等。 MISC.OLB 共1567个零件，存放杂项图件，如电表（METER MA），微处理器周边（Z80-DMA）等未分类的零件。 MISC2.OLB 共772个零件，存放杂项图件，如TP3071，ZSD100等未分类零件。 MISCLINEAR.OLB 共365个零件，存放线性杂项图件（未分类），如14573，4127，VFC32等。 MISCMEMORY.OLB 共278个零件，存放记忆体杂项图件（未分类），如28F020，X76F041等。 MISCPOWER.OLB 共222个零件，存放高功率杂项图件（未分类），如REF-01，PWR505，TPS67341等。 MUXDECODER.OLB 共449个零件，存放解码器，如4511，4555，74AC157等。 OPAMP.OLB 共610个零件，存放运放，如101，1458，UA741等。 PASSIVEFILTER.OLB 共14个零件，存放被动式滤波器，如DIGNSFILTER，RS1517T，LINE FILTER 等。
关于orCAD不能正常打开的问题
OrCAD打开之后，只有最小化图标的解决方法 最近发现我的OrCAD打开之后，只有最小化图标，纠结、N久，今天终于找到了解决方法出现这种问题的原因是关闭OrCAD软件的时候，并不是点击OrCAD软件右上角的关闭窗口图标，而是在OrCAD最小化的情况下，在任务栏的OrCAD图标上右键-->关闭窗口，这样在下一次打开OrCAD的时候，默认显示的是上一次打开时的窗口，即最小化显示。在Win XP系统下，这个问题比较好解决，在最小化的窗口上右键，选择最大化即可将OrCAD最大化，但是在Win 7系统下，任务栏最小化的窗口上右击没有最大化选项，坑爹啊 用win+Tab键来切，可以看见ORCAD软件是打开的，但是是最小化的 使用任务管理器最大化也不顶用 这个问题终于被我找到了解决办法 ： 用记事本打开OrCAD的配置文件D:\Cadence\SPB_16.3\tools\capture\CAPTURE.ini，找到[Window Placement]配置选项，将窗口大小改为默认大小 [Window Placement] Max Position...=(-1,-1) Min Position...=(-32000,-32000) Normal Position=(138,105,1176,877) Show...........=ShowNormal 或者最大化窗口： [Window Placement] Max Position...=(-1,-1) Min Position...=(-32000,-32000) Normal Position=(0,0,1280,519) Show...........=ShowMaximized 保存文件。再次打开OrCAD的时候，窗口就是默认大小或者最大化的了 不过要注意，修改CAPTURE.ini文件的时候记得先关闭OrCAD软件，因为每次关闭的时候软件会自动更新