高速电路板的设计方法.

高速电路板的设计方法

引言

当今对于系统的设计来说，最重要的因素就是速度。我们通常采用的是

66MHz~200MHz 的处理器， 233MHz 和 266MHz 处理器的应用也越来越广泛。

提出高速要求的原因有两个：一、要求系统在人们认为适合的时间帧中完成复杂

的任务。比如说，即使是最基本的计算机动画制作也需要通过处理大量的信息才

能够完成。二、元件厂商能够生产出高速器件。目前，可编程阵列逻辑

（ PAL ?）

器件可提供的传输延迟是 4.5 ns ，而复杂的 PLD （如 MACH ?）的传输延迟是 5ns ，

这似乎是快速的，但并不是传输延迟造成的，其实快速的传输延迟是由快速的边

沿速率获得的。将来会出现速度更快的器件，可以提供相对更快速的边沿速率。

高速系统的设计不仅需要借助快速的元件，而且需要精心的设计。器件的模

拟部分和数字部分同等重要。高速系统存在的主要问题是噪音的产生，高频能够

辐射并造成干扰，相应的快速边沿速率可能会产生振荡、反射和串扰现象，如果

不能及时检查出来，这种噪音可能会大大地降低系统的性能。本文对利用 PC 板布局实现高速系统的设计进行了概述，主要内容包括： ?电源分布系统及其对供膳寄宿处产生的影响； ?传输线路以及相关的设计规则；

?串扰的产生和消除；

电磁干扰

1.电源分布

电源分布网络是高速电路板设计中最重要的考虑因素。无噪音的电路板必需

无噪音的电源分布网络。注意，设计无噪声的 V CC 和无噪声的地一样重要。本文

主要论述的是 AC 用途，因此 V CC 就是地。

电源分布网络还必须为电路板上所有信号提供返回路径。由于返回路径的作

用在低频时不很明显，所以常常被忽视，而许多设计即使在返回路径的特性被忽

视的情况下也能运行。 1.1.电源分布网络作为电源

1.1.1.阻抗的作用

假设有一块带有数字 IC 和 +5.0V 电源的电路板，规格为 5? x 5?，目的是将

+5.0V 电压正确地传递到电路板上每个器件的电源引脚，而不用考虑器件相对于

电源的位置。另外，引脚处的电压是不受线路噪音影响的。

具有这些特征的电源示意地表示为理想的电压源（见图 1a ），其阻抗为零，

这可以保证负载和源电压相等，也意味着噪音信号会被吸收，原因是噪音发生器

的源阻抗是有限的。遗憾的是，这只是一种理想的情况。

图 1b 举例说明了真实电源的情况，它有电阻、电感和电容形式的阻抗，分

布在电源分布网络。噪音信号可能会因为网络中的阻抗而影响电压的增加。

设计的目标是要尽可能减小电源分布网络的阻抗，具体可通过电源总线和电

源层两种方案来实现。虽然电源层的阻抗特性比电源总线好，但是实际考虑时可

能更倾向于电源总线方法。

图 1.电源 a)理想的情况；

b)更现实的情况

1.1.

2.电源总线与电源层的比较图 2展示了两种电源分布方案。总线系统（图

2a ）由一组线迹和系统器件要

求的不同电压电平构成，逻辑上通常是 +5V 和地线，各电压电平要求的线迹数量

随系统的不同而变化。电源层系统（图 2b ）由覆盖了金属的完整层（或者是层段）构成，各电压电平都要求有独立的层，金属中唯一的间隙是用来放置引脚和信号馈通的。早期主要出于费用方面的考虑，主要采用电源总线方案。电源总线与信号线

在同一层面上。必须由电源总线为所有器件提供电源，其他的空间用于走信号线，

电源总线呈长长的窄带状，因而在相对小的截面积上会产生小的电阻。

虽然电阻比较小，但非常重要。即使是小电路板，也能容纳 20-30 个器件。

假如 20个器件的电路板上的每个器件吸收 200mA 的电流，那么总电流将是 4A ，

0.125Ω的总线电阻将产生 0.5V 的电压降，假设电源是 5V ，则总线上最后一个

器件只可能接收 4.5V 。

因为电源层填充了整个层，所以唯一的限制是电路板的大小。电源层的电阻

对于提供相同器件数量的电源总线上的电阻来说，只是很小的一部分，因此与电

源总线比较起来，电源层更可能为所有器件提供全部的能量。

在电源总线方案中，电流被限制在由总线定义的路径上。高速器件产生的线路噪音会影响电源总线上的其它器件。在图 2a 所示的电路板上， U9产生的噪音

通过总线传至 U7。

而在电源层方案中，由于电流路径不受限制，因此噪音电流是分布式的，再

加之阻抗较低，使电源层受噪音的影响比电源总线小。图 2.电源分布系统 a)电源总

线； b) 电源层

1.1.3.线路噪音的滤波

电源层单独无法消除线路噪音，既然所有的系统都会遇到噪音问题，那么不

管采用何种电源分布方案，都需要借助旁路电容来进行滤波。通常情况下， 1μ

F~10μ F 电容放置在电路板的电源输入上，而 0.01μ F ~0.1μ F 电容则放置在电路板的每个有源器件的电源引脚和接地引脚上。

这里旁路电容充当的是滤波器的角色。大电容（≈

10μ F ）放置在电路板的电源输入上，用以滤波通常由电路板外产生的较低频信号（比如 60Hz 线路频率）。

电路板上有源器件产生的噪音谐波范围在 100MHz 以上。每个芯片上放置的旁路

电容（ 0.1μ F ）通常比电路板间的电容小得多。既然目标是要滤除电源上所有 AC 成分，似乎电容越大越好，这样可以降低阻抗，但实际上电容并不具有理想特性。

图 3a 是理想电容的例子，图 3b 是现实电容的例子。电容所

需的焊盘及引线

会产生电阻和电感，因为这些寄生元件与电容串联在一起，所以把它们叫做等效

串联电阻（ ESR ）和等效串联电感（ ESL ）。因此电容就是一个串联谐振电路，图 3. a)电容的理想示意图； b)寄生元件模拟的现实环境

如图 4a 所示，频率低于 f R 的是容性的，而高于 f R 的是感性的，因而电容与

其说是高阻滤波器，还不如说是带阻滤波器。

图 4. a)电容阻抗与频率； b)使用同类结构时减小电容的效果（常数

ESL ）

举例说明，用于连接电路板 -电源的 10μ F 电容通常是由绝缘材料隔离的金

属箔卷制成的（见图 5），这样就会产生大的 ESL 和大的 ESR 。正因为有大的 ESL ，

f R 一般小于 1MHz ，所以它们是消除 60Hz 噪声最好的滤波器，但不能有效地消

除期望的 100MHz 甚至更高的交换噪声。

图 5.大电容（容值≥μ F ）的内部结构

ESL 和 ESR 源于采用的电容和电介质材料的结构，而不是电容值。通过将

电容替换成同类型的大电容也无法改善高频阻性能。当大电容的频率低于小电容

的 f R 时，大电容的阻抗就比小电容的小，而当频率高于小电容的 f R 时，则两个

电容的阻抗没有差异（图 4b ）。这是因为只有电容量发生了变化， ESL 基本保持

不变，除非电容结构有所变化。若要提高高频滤波的能力，就必须选用较小

ESL

类型的电容替代原来的电容。电容类型根据特定的频率和应用的不同而变化，表 1提供了一些器件类型的信息。表 1.旁路电容类型

类型

范围应用电解 1μ F~>20μ F 通常用于电路板的电源连接

用作芯片的旁路电容，且常常与电解电容并联，以扩展滤波器的带宽，增加阻

带。

玻璃封装陶瓷 0.01μ F~0.1μ F 陶瓷片非铁磁

0.01μ F~0.1μ F <0.1μ F 主要用于芯片，偏重小尺寸时也有用。

用于对噪音敏感器件的旁路，常于其它

的陶瓷片并联，以增加阻带。最小 ESL 电容通常是用非铁磁材料制成的，具有小电压 -电容乘积，因此要

想借助具有实际击穿电压的大电容来防止出现电路板故障是非常困难的。然而由

于滤波性能好，所以不一定需要大数值电容。图 6将 C0G （非铁磁的）类型的

0.01μ F 电容与其它类型的 0.1μ F 电容作了比较，证明 0.01μ F 电容在高频时具

有良好的滤波性能。

图 6. X7R 和 C0G 两种类型结构的频率响应

电容图说明任何一种电容的有效频率操作范围都是有限的，系统不仅有高频噪音，而且

还有低频噪音，我们希望能扩展这个范围，具体可通过将大电容、小 ESL 器件与较小电容、

极小 ESL 器件并联来实现。图 7表明这种方法可以大大扩展有效的滤波频率范围。

图 7.两个并联电容的频率响应

1.1.4. 旁路电容的布局

选择滤波电容之后，就必须将它们放置在电路板上。图 8a 展示了电路板上低速器件的

标准放置。电容靠近器件的顶端放置以确保接通度，这种布局非常简单，但在高频应用下性

能不佳。注意，

V CC 电容连接非常近似于芯片的 V CC 连接，而接地连接则大不一样。因为电源层

的噪音不是单一的，所以电容不能滤除芯片引线处的噪音，只能滤除芯片附近的噪音。

图 8. a)旁路电容的典型放置； b)旁路电容的优选放置

确保芯片和电容在同一点上与 V CC 和地层接触，以提高性能。因为电容与芯片不一样大

小，所以 V CC 和地层接点与电容之间有必要运行两条线迹，如图 8b 所示。“引线延伸“应当

尽可能短地放置在非电源层上，通常情况下，电容最好放置在电路板的另一面，芯片的正下

方，表面贴片电容在这里可以很好地工作。

值得注意的是，电容与电源引脚之间的“引线延伸“线迹应当占有的空间可能会影响信号线的布线，然而这时过多的考虑信号线的布线可能会影响以后的减噪工作。对于具有多个 V CC 和接地引脚的器件来说，如何得到最佳的旁路效果，取决于器件本身，特别是器件内部的电源引脚是否相连。如果电源引脚已经在器件内部相连了，则只需要在一

个电源脚到一个接地引脚间进行旁路即可。如果内部的电源引脚没有任何连接，那么独立的

V CC 引脚必须单独去耦。通常最好与器件厂商取得联系，获得有关的帮助信息。

1.2.电源分布网络作为信号返回路径

电源网络能够为系统中的所有信号提供返回路径，不论它们是在电路板上还是电路板外

生成的，设计好合理的返回路径，可以解决多种高速噪音问题。

1.2.1. 信号返回线路的自然路径

信号交换边沿生成的能量是高速设计中最重要的问题。每当信号交换时，就会生成 AC

电流，电流需要有闭合的环路，如图 9a 和 9b 所示，地端和 V CC 提供了完成环路所需的返回

路径，图 9c 示意了这种环路。

图9.电路板上信号的电流环路a)通过V CC；b)通过地；

c)相当的AC路径

电流环路中的电感可以当作单圈线圈，它们可能会使振荡、串扰和辐射等问题更加恶化。

电流环路电感及其相关的问题会随环路的变大而增加，因此最大限度地减小环路的大小可以

使出现问题的可能性降到最低。

AC返回信号可以在整个层上选择路径，它们选择最小阻抗的路径（不一定是电阻最小），

阻抗也包括电感和电容，金属的阻值很小，因此阻抗主要是电感。因为阻抗随电感的增大而

增大，所以最小阻抗路径就是最小电感路径。

假如由A到B的信号线路选择了任意路径，那么自然返回路径就不一定是一条直线，这是由最小电阻决定的。如图10所示，信号线路电感和返回线路的增加与两个路径的分离

有关。最小阻抗路径就是使信号返回线路靠近信号线路的路径，这样，信号返回尽可能地靠

近信号线路，因此产生最小的环路。在多层板中，“尽可能近“通常指信号线迹上下的地层

或V CC层；两层板中是指最近的地或V CC线迹。

图10.信号及返回路径的分离导致了电感的增大

1.2.2. 总线与信号返回路径平面的对比

图2a表明电源总线具有固定的路径，不论它是否是最佳路径，返回信号总是沿这条路

径走。如果信号线路不放置在电源总线附近以减小环路面积，那么就可能出现大环路。如果

没有仔细考虑采用电源分布总线方案的电路板布局，则这种方案可能会产生大的噪音。

电源层对电流没有任何限制，因此返回信号可以选择最小阻抗路径，它最接近信号线路，

电流环路也最小，是高速系统的首选方案。

虽然电源层比总线更占有优势，但设计者可证明它是有缺陷的。返回信号的自然路径若

有任何中断，将迫使路径绕过断开处，从而增加了环路的面积（见图

11）。因此一定要注意

地层和电源层上的切口问题。

图11.电源层的中断导致的环路增加

1.3.布局规则及电源分布考虑

下列的布局规则有助于您利用电源层的优势，避免出现失误。

a. 注意通孔

电源层的切口容易出现在通孔或者过孔处，信号线穿过电路板面并且将元件、连接器与

电路板连接时，肯定会有切口。它们的周围是小的间隙，此处的电源层被蚀刻，以避免信号

线路出现短路。如果通孔是闭合的且蚀刻比较大，则可能形成势垒阻挡返回路径，这可能会

出现在背板连接器和器件插座上。

例如，VME背板上的连接器。此连接器有104个引脚，通孔可能会阻碍信号的返回，

所有的返回信号被迫传送到电路板的边缘，这样不仅加长了环路，而且所有的返回信号都共

享相同的边缘，导致了串扰的发生（见图12）。

图12.由于通孔原因造成信号的返回选择共同的路径

b. 充足的地线电缆

引出电路板的电缆也应当考虑电流环路问题。每个信号都应是两线对，一条传送信号，

另一条供给返回信号。这两条线应当彼此靠近以减小环路。图

13a和13b示意了较差的配置，

而图13c示意了正确的配置。

图13.连接器的配置：

a)地线不足；

b)地线充足，但集中的地

线会造成较大的电流环

路；

c)地线平均地分布在信

号线路中间

c. 模拟电源层与数字电源层的分离

高速模拟器件对数字噪音比较敏感，比如说，放大器可以放大交换噪音，使它更象是尖

峰信号，因此在兼具模拟和数字功能的电路板上，电源层通常是分离的，各层在电源处连接

在一起，这样会给使用两种类型信号的器件（如DAC或者电压比较电路）带来问题。信号

线路必须穿过层边界，边界迫使返回路径在返回到驱动器以前先到达电源。

解决方法是在信号经过的地层上放置跳线（见图

14），它可以为返回的信号提供跨越断

线的电桥，这样有助于减小电流环路。

图14.为信号返回路径在模拟电源层和数字电源层之间搭接的跳线避免独立层的重叠

当使用分离的电源层时，务必注意不要将数字电路的电源层和模拟电路的电源层重叠在一起。模拟和数字电源层的分离用于隔离彼此之间的电流，一旦出现电源层的重叠，就将造成电容的耦合，从而失去隔离的作用。

为了确保电源层的分离，可以在电路板的独立层之间进行截割，然后检查暴露的电路板边缘，除非特别设计使线迹或连接跨越边界，否则应当看不到金属的痕迹。

e. 隔离敏感元件

有些器件，比如锁相环路，尤其对噪音干扰非常敏感，它们有较高的隔离要求。

通过蚀刻电源层上器件周围的马蹄形部分，可以获得良好的隔离效果（见图

15）。器件

所用的信号都通过马蹄形末端的狭窄间隙进出，电源层上的噪音电流必须经过间隙，这样就不会靠近敏感部件。

采用这种方法时，要确保其它的信号被路由远离隔离区，否则由这些线路生成的噪音信号可能会造成此方法所极力避免的干扰。

图15.噪音敏感元件的隔离

f. 电源总线靠近信号线路放置

有时，设计者不得不使用两层板，使用电源总线来替代电源层。即使遇到这种情况，也可以通过将总线尽可能靠近信号线路放置来控制环路的面积。接地总线会跟着电路板另一面的最敏感信号走（见图16），信号环路与使

用电源层时一样。

图16.为总线式电源分布系统提供最适宜的信号返回路径

2.把信号线当作传输线看待

返回信号选择最小阻抗路径有助于控制信号线路与

AC接地的关系，而且信号线路保持

恒定的阻抗，这类信号线路称为受控阻抗线路，为电路板的信号传输提供了最好的媒介。

当信号延迟远远大于重要的转换时间时，信号线路就必须作为传输线路来看待。传输线

路端接不正确，易于产生反射，使信号失真。线路负载端的信号好象在振荡，降低了系统的

运行速度（见图17），还可能导致假同步，破坏系统的功能性。

图17.信号线路上的反射a)驱动器；b)负载图18模拟了受控阻抗信号线路，从图上看，电感和电容平均分布在线路上，他们的单

位分别是每单位长度亨利和每单位长度法拉。

图18.传输线路

从图中可以得到两个重要的参数：阻抗（Z0）和传播延迟（t PD）。在无损的信号线路中，

Z0是AC电阻，也就是说Z0相对于驱动器是一个纯电阻，单位是欧姆（Ω）。

在下列公式中，L 0表示信号线路电感，单位是亨；C0表示信号线路电容，单位是法拉。

传播延迟与L0和C0有关，单位是每单位长度时间，

公式是

传输线路的类别

对于印刷电路板的设计来说，信号线路只可能有两种类型：带状线和微带（见图

19）。

带状线放置在两个电源层之间，由于信号线路得到了屏蔽，因此从理论上讲，这种方法可以

提供最清的信号，但线路是隐藏的，因此不易接入信号线路。微带放置在外层，它的一面是

地层，易于接入信号线路。

图 19.电路板的信号线路构成 a)带状线； b)

微带

参数 C 0、 L 0、 Z 0和 t PD 是由信号线路的物理尺寸和电路板材料的电介质属性共同决

定的。对于带状线来说，

对于微带来说，

e R 是电路板材料的相对电介质常数，材料通常采用环氧片状玻璃纤维， e R 平均值是 5。

实例对于线迹和电路板的尺寸有某些具体的规定。通常厂商会销售有

1 oz 铜线的电路板，

因此金属的厚度约有 1 mil ，而线迹的宽度应是 8~15 mil 。小于 8 mil 的信号线路较难控制，

而大于 15 mil 的信号线路易于产生过大的电容，一般选用 10 mil 值。层的分离取决于所选的电路板厚度和层数，对于此例， 30 mil 就比较合适。依据上面的叙述，可以计算出典型信号线路的相关参数，假设宽度 =10 mil ，厚度 =1 mil ，

间隔 =30 mil ， e R =5，则推导出

2.1.分布式负载的计算

信号线路在线迹的末端有集总负载时（见图 20），采用上面的计算方法。如果信号线路

上的负载是分布式的（见图 21），则负载器件的电容也是分布式的，它增大了线路的电容量，

这样就改变了信号线路的 Z 0和 t PD 参数，新的参数 C L 由基于增加电容的原始值得到，单位

是每单位长度法拉：

图 20.带有集总负载的传输线路

分布式负载常见于存储器组中，这类器件的输入电容范围在 4 pF 到 12 pF 之间，下例

选用了 5 pF 。存储器器件的物理尺寸通常规定为每英寸可放置两个器件，分布式附加电容的计算公式是：

图 21.带有分布式负载的传输线路

阻抗因分布式负载的存在而大大减小，信号传输也更慢。

反射

电源产生的信号能量由 Z 0Ω决定，即使将线路看作为电阻，信号线路也不会耗散能量。

如图 20所示，信号能量是由负载阻抗（ Z L ）耗散的。电源到负载的最大能量转换要求负载阻抗等于源阻抗。若要将完整的信号转换成

Z L ，

就必须使 Z L 等于 Z 0，如果两个值不相等，某些信号能量就会耗散，保留下来的将反射回电源，这样源发生器输出就要补偿“新“负载。负载端信号的波形可以看作是原始产生的信号和由负载反射回的信号的叠加，波形的变

化取决于两个因素：一、负载与线路阻抗的失配；二、信号转换时间

（ tR ）与线路传播延迟

（ t ）的比率，即 tR/t 。如果转换时间大大超过线路的传播延迟，那么只要原始信号发生很小

的变化，就会反射回电源。源发生器将补偿“新“负载，并传输几乎没有信号干扰的正确信号，负载端有小小的信号过冲。

如果信号变化之后，线路的传播延迟很长足以反射回电源，那么发生器必须作相应的变

化以补偿负载，负载反射新的转换，导致振荡，如图 17 所示。过冲量通常与信号线路的长度成比例地变化，直到信号线路的延迟等于转换时间。从这

点可以看出，过冲可以与原始转换一样多，并双倍于转换变动。

足够长的信号线路同传输线路一样会产生明显的反射，信号线路与传输线路的相似是由

容许失真数决定的。经验法则认为原始信号的转换时间小于信号传播延迟的 4倍时，信号线

路作为传输线路看待（见图 22）。即： t R /τ≥ 4。

图 22.原始信号与反射信号之间的最小延迟

更保守的规则是当 t R /τ小于传播延迟的 8倍时，将信号线路看作传输线路。通常情况

下，转换时间相对于信号线路的传播延迟越大，合成的信号就越清洁。?

由此可以判断何种长度的微带线路必须作为传输线路。器件的 t R 在 5 ns （尤指采用双极

技术的器件）到 1 ns （尤指较新的双极和 CMOS 器件）之间变化。表 2列出了适用于上例的上升时间和相关的信号线路长度。表 2实例： t R /τ?

4中 t R 及相关的传输线路长度 t R （ ns ）

线路长度（英寸） 5

1 8.6 6.9 5.1 3.4 1.7

对于转换时间为 5 ns 的老器件来说，信号线路短于 8.6″的不作为传输线路处理，而对

于较新的高速器件来说，即使是两英寸的线路也看作传输线路。实际上，具有高速器件的电

路板上的所有信号线路都是传输线路。如果上例中的传输线路有分布式负载，则必须重新考虑传输线路的最小长度。如图 3

所示， t R =5 ns 时， 4英寸的线路是传输线路，而 t R =1 ns 时，短于 1英寸的信号线路也是传输线路。

表 3 t R /τ?4中集总负载和分布式负载的 t R 及相关

的传输线路长度

线路长度（英寸）

t R （ ns ）集总负载分布式负载

8.6 5.1 3.4 1.7 3.6 2.17 1.4 0.75

反射的量化

假定信号线路被认定为传输线路，反射信号的大小取决于

Z0和Z L的差值。数字百分比

标志或反射的原始信号被叫做反射系数（??），公式如下：?

反射回的原始信号的百分比等于

100*??。?

开负载时，?

短负载时?

对于开负载和短负载来说，整个信号的反射没有任何衰减。短负载时的反射系数是个负数，这表示反射的信号是由原始信号转化来的。?

对于印刷电路板来说，所期望的失配类型是可以估测的。Z0的范围通常在30Ω到150

Ω之间，输入阻抗的范围在10 kW（双极器件）到100 kW （CMOS器件）之间，输出阻抗

极低。比如PALCE16V8这样的CMOS PAL器件有0.2V的典型输出低电压，电流是24mA，

电阻大约是8Ω，输出高阻抗大约是50Ω，接近于期望的

Z0值。?

下面论述CMOS器件作为微带线路的负载时高电压向低电压的转换。

驱动器的输出阻抗（Z S）是：

从输出的I/V曲线可以得出更准确的数据。负载的输入阻抗大于

100kΩ，远远大于Z0

值（67Ω），负载的??实际等于1，而源的??是：

驱动器生成的信号在 3.5V与0.2V之间转换，由于驱动器的输出阻抗和

Z0构成了分压

器，因此生成的信号是：

源端合成的信号是：??=3.5V-Ω? 3.5V-

2.84V=0.066V

信号到达负载后，V L由原来的传输电压降低了 2.84V，反射后又降低 2.84V，初始的

V L是 3.5V，而现在只有-2.19V。

一开始，V S=0.66V，反射的信号返回源端。每个源KR反射一部分信号，VS等于原始

信号、反射信号与第二次反射信号之和。第二次反射等于：

V R=-0.78* -2.84=2.21V，

今天终于弄懂了PCB高速电路板设计的方法和技巧

[讨论]今天终于弄懂了PCB高速电路板设计的方法和技巧受益匪浅啊电容, 最大功率, 技巧高速电路设计技术阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，并且得到最大功率输出的一种工作状态。高速PCB布线时，为了防止信号的反射，要求线路的阻抗为50Ω。这是个大约的数字，一般规定同轴电缆基带50Ω，频带75Ω，对绞线则为100Ω，只是取整数而已，为了匹配方便。根据具体的电路分析采用并行AC端接，使用电阻和电容网络作为端接阻抗，端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1UF的多层陶瓷电容。电容有阻低频、通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。耦合分为容性耦合和感性耦合，过大的串扰可能引起电路的误触发，导致系统无法正常工作。根据串扰的一些特性，可以归纳出几种减小串扰的方法： 1、加大线间距，减小平行长度，必要时采用jog 方式布线。 2、高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰。 3、对于微带传输线和带状传输线，将走线高度限制在高于地线平面范围要求以内，可以显著减小串扰。 4、在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离的作用，从而减小串扰。传统的PCB设计由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制版测试后才能发现。这大大降低了设计的效率，提高了成本，在激烈的市场竞争下显然是不利的。于是针对高速PCB设计，业界人士提出了一种新的设计思路，成为“自上而下”的设计方法，经过多方面的方针分析和优化，避免了绝大部分可能产生的问题，节省了大量的时间，确保满足工程预算，产生高质量的印制板，避免繁琐而高耗的测试检错等。利用差分线传输数字信号就是高速数字电路中控制破坏信号完整性因素的一项有效措施。在印制电路板（PCB抄板）上的差分线，等效于工作在准TEM模的差分的微波集成传输线对。其中，位于PCB顶层或底层的差分线等效于耦合微带线，位于多层PCB内层的差分线，等效于宽边耦合带状线。数字信号在差分线上传输时是奇模传输方式，即正负两路信号的相位差是180，而噪声以共模的方式在一对差分线上耦合出现，在接受器中正负两路的电压或电流相减，从而可以获得信号消除共模噪声。而差分线对的低压幅或电流驱动输出实现了高速集成低功耗的要求。

DDR3内存的PCB仿真与设计

本文主要使用时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计。 1 概述当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。 2 DDR3介绍 DDR3内存与DDR2内存相似包含控制器和存储器2个部分，都采用源同步时序，即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽；其工作电压为1.5V，保证相同频率下功耗更低。 DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Write leveling”技术来控制器件内部偏移时序等有效措施。虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。 3 仿真分析对DDR3进行仿真分析是以结合项目进行具体说明：选用PowerPC 64位双核CPU 模块，该模块采用Micron公司的MT41J256M16HA—125IT为存储器。Freescale 公司P5020为处理器进行分析，模块配置内存总线数据传输率为1333MT/s，仿真频率为666MHz。 3.1仿真前准备在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构。在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速PCB信号线的阻抗控制在一定的范围内，使印制板成为“可控阻抗板”，这是仿真分析的基础。DDR3总线单线阻抗为50Ω，差分线阻抗为100Ω。设置分析网络终端的电压值；对分析的器件包括无源器件分配模型；确定器件类属性；确保器件引脚属性(输入＼输出、电源＼地等)……

030442003高速电路板设计与仿真

《高速电路板设计与仿真》课程教学大纲课程代码：030442003 课程英文名称：High Speed Printed Circuit Board Design and Emulation 课程类别：专业基础课课程性质：选修适用专业：电子科学与技术课程总学时：40 讲课：40 实验：0 上机：0 大纲编写（修订）时间：2011.7 一、大纲使用说明（一）课程的地位及教学目标本课程是电子科学与技术专业的专业任选课, 属于专业技术基础课，是一门重要的实践课程。通过本课程的学习,学生能够利用先进的高端软件设计高速电路板，绘制出具有实际意义的原理图和印刷电路板图，具有对设计中的信号完整性、电磁兼容性、电源完整性等问题的分析能力，熟悉一定的电子工艺和印刷电路板的布局布线知识，为今后从事高端设计工作打下一定的基础。（二）知识、能力及技能方面的基本要求在知识方面，要求学生具有初步的半导体工艺、印制电路、芯片封装等方面的知识，还要了解信号完整性、电磁兼容性、电源完整性等方面的基本概念，如此才能设计出高质量的高速PCB。在能力方面，要求学生具备一些计算机方面的操作技能。（三）实施说明 1.教学内容：包括原理图设计、PCB设计、高速信号仿真三部分，其中PCB设计为重点内容。应突出高速和高质量PCB的讲解,以适应高端设计要求。讲课要理论联系实际，设计具有实际意义的原理图和印刷电路板图，而不只是空讲理论知识。 2．教学方法：采用启发式教学，提高学生分析问题和解决问题的能力。鼓励学生通过实践和自学获取知识，培养学生的自学能力，调动学生自行设计的学习积极性和创新能力。 3．教学手段：本课程属于技术基础课，在教学中可采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 4．大纲实施时应贯彻学院工程训练与工程教育相结合的特点，注重学生的能力培养和专业素质的提高，尤其是培养学生的实际动手设计和操作的能力。（四）对先修课的要求本课程的先修课为电路、模拟电子电路、数字电子电路、计算机基础知识。（五）对习题课、实践环节的要求每次课后留有一定量的操作练习，要求学生课后在自己的电脑上学习操作。本课程无实验。（六）课程考核方式 1．考核方式：考查 2．考核目标：考核学生是否掌握了软件的基本操作方法，重点考核学生的原理图绘制和印刷电路板的设计能力，所设计的项目是否具有实际意义。 3．成绩构成：本课程的总成绩由两部分组成：平时成绩（包括平时自行练习、出勤等）占20%，期末验收成绩（以综合作业完成情况给出成绩）占80%。按优、良、中、及格、不及格五级给出最后成绩。（七）参考书目《Cadence SPB 15.7工程实例入门》于争著，电子工业出版社， 2010.5.

高速PCB设计指南

高速PCB设计指南第一篇 PCB布线在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线，以改进总体效果。对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。 1 电源、地线的处理

既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：（1）、众所周知的是在电源、地线之间加上去耦电容。（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) （3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。 2 数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个

PCB仿真概述

随着信息宽带化和高速化的发展，以前的低速PCB已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB的应用也越来越广，设计也越来越复杂。高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超过45MHZ 至50MHZ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当信号的上升时小于6倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关。高速PCB的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财力物力，生产出来的产品不稳定。高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题。一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计。在电子系统与电路全面进入1GHz以上的高速高频设计领域的今天，在实现VLSI芯片、PCB和系统设计功能的前提下具有性能属性的信号完整性问题已经成为电子设计的一个瓶颈。从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。传统的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题，产品首次成功是很难的，降低了生产效率。只有在设计过程中融入信号完整性分析，才能做到产品在上市时间和性能方面占优势。对于高速PCB设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。信号完整性的研究还是一个不成熟的领域，很多问题只能做定性分析，为此，在设计过程中首先要尽量应用已经成熟的工程经验；其次是要对产品的性能做出预测和评估以及仿真。在设计过程中可以不断积累分析能力，不断创新解决信号完整性的方法，利用仿真工具可以得到检验。第二章：Candence Allegro PCB简介

高速印刷电路板的设计考虑

高速印刷电路板的设计考虑 2011年4月技术说明TN1033简介背板是一种典型的用于系统内汇集所有电子模块的物理互连的方式。复杂的系统依靠背板上的连线、走线和连接器来处理大量的高速数据。多个背板模块之间的通信受到诸如连接器、走线长度、过孔和终端等部件的阻抗、电容以及电感参数的影响。设计高性能分布式负载背板的一个极为重要的因素是要了解如何进行设计来保证良好的信号完整性。本技术说明介绍了几种拓扑连接结构间的基本区别。说明了在背板设计时需要考虑到的各种问题，并重点讨论了通过背板以点对点的传输线方式进行连接时的关键问题。包括印刷电路板走线结构、过孔、器件封装和背板连接器等方面。我们还为设计师们提供了一份印刷电路板设计的检查清单。给出了针对某些特定频率的讨论和指导。本文档还讨论了莱迪思半导体公司的FPGA产品线及其SERDES高速背板接口。这些接口通过CML差分缓冲接口提供高速串行数据流。背板拓扑结构和概述目前背板的系统互连拓扑结构主要有三种。它们分别是多点对多点、一点对多点和点对点。传统系统使用多点对多点/一点对多点连接的拓扑结构，为带有单个网络（节点）的多个器件提供有效的互连和通信，如图1所示。图1:多点对多点背板结构然而，这种网络结构有严格的数据速率限制。每个网络在卡与背板连接的节点上会有T型结构或者分支结构。这些T型结构会导致背板上信号路径传输线的不连续和不匹配。结果就会在高速传输时，卡与背板接口上都有大反射信号。这些反射信号会来回传送，持续较长的时间，在高速传输的情况下严重降低了信号的完整性。通常要等所传输数据的每个位的反射信号逐渐衰减后，才能实现可接受的信号通信。这大大限制了通信速率。因此，多点对多点和一点对多点的拓扑结构的速率极限一般都低于100 Mbps。由于实际走线长度和卡的插槽的增加，该速度极限很容易就会低于10 Mbps。点对点的互连拓扑结构消除了上面所述的信号路径的分支。消除了所产生的信号反射，从而大大提高了最大的数据速率。通过周详的设计考虑，这种背板互连可用于数据速率高达3 Gbps甚至更高的通信。 Lattice Semiconductor Corp.2011版权所有? 所有莱迪思的商标、注册商标、图案和标识符均在https://www.360docs.net/doc/26807639.html,/legal网站上列出。所有其它品牌或产品名称均为其所有者的商标或注册商标。此处的参数规格和信息可能会更改，恕不另行通知。中文翻译文档仅为您提供方便。莱迪思将尽力为您提供准确的中文翻译文档，但鉴于翻译的难度，译文可能会与英文文档存在一些微小差别，其准确性也难以保证。请参考英文源文件，获取最新、最准确的信息。所有的翻译文档中的信息均以英

电源完整性与地弹噪声的高速PCB仿真

电源完整性与地弹噪声的高速PCB仿真作者:Martin Vogel 和Brad Cole，Ansoft 公司使用基于电磁场分析的设计软件来选择退耦电容的大小及其放置位置可将电源平面与地平面的开关噪声减至最小。随着信号的沿变化速度越来越快，今天的高速数字电路板设计者所遇到的问题在几年前看来是不可想象的。对于小于1纳秒的信号沿变化，PCB板上电源层与地层间的电压在电路板的各处都不尽相同，从而影响到IC芯片的供电，导致芯片的逻辑错误。为了保证高速器件的正确动作，设计者应该消除这种电压的波动，保持低阻抗的电源分配路径。为此，你需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。你必须知道要用多少个电容，每一个电容的容值应该是多大，并且它们放在电路板上什么位置最为合适。一方面你可能需要很多电容，而另一方面电路板上的空间是有限而宝贵的，这些细节上的考虑可能决定设计的成败。反复试验的设计方法既耗时又昂贵，结果往往导致过约束的设计从而增加不必要的制造成本。使用软件工具来仿真、优化电路板设计和电路板资源的使用情况，对于要反复测试各种电路板配置方案的设计来说是一种更为实际的方法。本文以一个xDSM(密集副载波多路复用)电路板的设计为例说明此过程，该设计用于光纤/宽带无线网络。软件仿真工具使用Ansoft的SIwave，SIwave基于混合全波有限元技术，可以直接从layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和Zuken CR-5000 Board Designer导入电路板设计。图1是SIwave中该设计的PCB版图。由于PCB的结构是平面的，SIwave可以有效的进行全面的分析，其分析输出包括电路板的谐振、阻抗、选定网络的S参数和电路的等效Spice模型。图1, SIwave中xDSM电路板的PCB版图，左边是两个高速总线，右边是三个Xilinx的FPGA。 xDSM电路板的尺寸，也就是电源层和地层的尺寸是11×7.2 英寸（28×18.3 厘米）。电源层和地层都是1.4mil厚的铜箔，中间被23.98mil厚的衬底隔开。为了理解对电路板的设计，首先考虑xDSM电路板的裸板（未安装器件）特性。根据电路板上高速信号的上升时间，你需要了解电路板在频域直到2GHz范围内的特性。图2所示为一个正弦信号激励电路板谐振于0.54GHz时的电压分布情况。同样，电路板也会谐振于0.81GHz和0.97GHz以及更高的频率。为了更好地理解，你也可以在这些频率的谐振模式下仿真电源层与地层间电压的分布情况。图2所示在0.54GHz的谐振模式下，电路板的中心处电源层和地层的电压差变化为零。对于一些更高频率的谐振模式，情况也是如此。但并非在所有的谐振模式下都是如此，例如在1.07GHz、1.64GHz和1.96 GHz的高阶谐振模式下，电路板中心处的电压差变化是不为零的。

高速高密度PCB设计的现状

高速高密度PCB设计的现状随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，工程师面临的高速高密度PCB设计所带来的各种挑战也不断增加。下面为大家准备了关于高速高密度PCB设计的现状，欢迎阅读。随着竞争的日益加剧，厂商面临的产品面世时间的压力也越来越大，如何利用先进的EDA工具以及最优化的方法和流程，高质量、高效率的完成设计，已经成为系统厂商和设计工程师不得不面对的问题。热点：从信号完整性向电源完整性转移谈到高速设计，人们首先想到的就是信号完整性问题。信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题，信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。一般认为，当系统工作在50MHz 时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等这些问题都会引起信号完整性问题，导致系统工作不稳定，甚至完全不能正常工作。信号完整性技术经过几十年的发展，其理论和分析方法都已经较为成熟。对于信号完整性问题，陈兰兵认为，信号完整性不是某个

人的问题，它涉及到设计链的每一个环节，不但系统设计工程师、硬件工程师、PCB工程师要考虑，甚至在制造时也不能忽视。解决信号完整性问题，必须借助先进的仿真工具，如Cadence的SPECCTRAQuest 就是不错的仿真工具，利用它可以在设计前期进行建模、仿真，从而形成约束规则指导后期的布局布线，提高设计效率。随着Cadence 在今年6月推出的专门针对千兆赫信号的仿真器MGH——它是业界首个可以在几秒之内完成数万BIT千兆赫信号的仿真器——信号完整性技术更臻完善。相对于信号完整性，电源完整性是一种较新的技术，它被认为是高速高密度PCB设计目前最大的挑战之一。电源完整性是指在高速系统中，电源传输系统(PDS power deliver system)在不同频率上，阻抗特性不同，使PCB板上电源层与地层间的电压在电路板的各处不尽相同，从而造成供电不连续，产生电源噪声，使芯片不能正常工作;同时由于高频辐射，电源完整性问题还会带来EMC/EMI问题。如果不能很好地解决电源完整性问题，会严重影响系统的正常工作。通常，电源完整性问题主要通过两个途径来解决：优化电路板的叠层设计及布局布线，以及增加退耦电容。退耦电容在系统频率小于300 ~ 400MHz时，可以起到抑止频率、滤波和阻抗控制的作用，在恰当的位置放置合适的退耦电容有助于减小系统电源完整性的问题。但是当系统频率更高时，退耦电容的作用很小。在这种情况下，只有通过优化电路板的层间距设计以及布局布线或者其他的降低电

allegro_PCB_SI仿真

随着微电子技术和计算机技术的不断发展，信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径。借助功能强大的Cadence公司SpecctraQuest 仿真软件，利用IBIS模型，对高速信号线进行布局布线前信号完整性仿真分析是一种简单可行行的分析方法，可以发现信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，从而缩短设计周期。本文概要地介绍了信号完整性(SI)的相关问题，基于信号完整性分析的PCB 设计方法，传输线基本理论，详尽的阐述了影响信号完整性的两大重要因素—反射和串扰的相关理论并提出了减小反射和串扰得有效办法。讨论了基于SpecctraQucst的仿真模型的建立并对仿真结果进行了分析。研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的, 也是必要的。【关键字】高速PCB、信号完整性、传输线、反射、串扰、仿真 Abstract With the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest which is a powerful simulation software, it’s a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on interrelated problem of signal integrity. Then the design period is shortened. In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarily．The interrelated problem of reflection and crosstalk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is discussed and the result of simulation is analysed. The researchful fruit indicates it’s doable and necessary to adopt emulational design based on signal integrity in high-speed electrocircuit design.

PCB印制电路板的设计是以电路原理图为根据

印制电路板的设计是以电路原理图为根据，实现电路设计者所需要的功能。印刷电路板的设计主要指版图设计,需要考虑外部连接的布局。内部电子元件的优化布局。金属连线和通孔的优化布局。电磁保护。热耗散等各种因素。优秀的版图设计可以节约生产成本,达到良好的电路性能和散热性能。简单的版图设计可以用手工实现，复杂的版图设计需要借助计算机辅助设计(CAD)实现。目录 PCB设计简介具体方法 PＣB设计基本概念ＰCB设计主要的流程 PＣB设计简介具体方法 PCB设计基本概念 PCB设计主要的流程展开编辑本段PCB设计简介在高速设计中,可控阻抗板和线路的特性阻抗是最重要和最普遍的问题之一。首先了解一下传输线的定义:传输线由两个具有一定长度的导体组成，一个导体用来发送信号,另一个用来接收信号（切记“回路”取代“地”的概念）。在一个多层板中,每一条线路都是传输线的组成部分,邻近的参考平面可作为第二条线路或回路。一条线路成为“性能良好”传输线的关键是使它的特性阻抗在整个线路中保持恒定。线路板成为“可控阻抗板”的关键是使所有线路的特性阻抗满足一个规定值，通常在２5欧姆和７0欧姆之间。在多层线路板中，传输线性能良好的关键是使它的特性阻抗在整条线路中保持恒定。但是，究竟什么是特性阻抗?理解特性阻抗最简单的方法是看信号在传输中碰到了什么。当沿着一条具有同样横截面传输线移动时,这类似图1所示的微波传输。假定把1伏特的电压阶梯波加到这条传输线中，如把1伏特的电池连接到传输线的前端(它位于发送线路和回路之间)，一旦连接,这个电压波信号沿着该线以光速传播,它的速度通常约为6英寸/纳秒。当然,这个信号确实是发送线路和回路之间的电压差,它可以从发送线路的任何一点和回路的相临点来衡量。图2是该电压信号的传输示意图。 Zｅn的方法是先“产生信号”，然后沿着这条传输线以6英寸/纳秒的速度传播。第一个0.01纳秒前进了0．0６英寸,这时发送线路有多余的正

印制电路板的设计与制作

印制电路板的设计与制作本章主要介绍印制电路板的元件布局及布线原则；应用ＰＲＯＴＥＬ设计印制电路板的基本步骤及设计示例；印制电路板的手工制作与专业制作的方法，并以实验室常用的ＶＰ?１０８Ｋ电路板制作系统为例，介绍了ＰＣＢ的制作步骤与方法。章末附有印制电路板的设计与制作训练。现代印制电路板（简称ＰＣＢ，以下ＰＣＢ即指印制电路板）的设计大多使用电脑专业设计软件进行，ＰＣＢ的制作也是通过专业制作厂家完成的。因此，大批量的ＰＣＢ生产常常是用户自己设计好印制板，将文档资料交给印制板生产厂家，由其完成ＰＣＢ板的制出的印制板文档可以广泛地被各专业印制板生产厂家所接受。因此本章首先介绍使用ＰＲＯＴＥＬ进行印制板设计的一般步骤，给出一个设计示例，然后简单介绍手工制作印制板的一般方法，最后介绍适合于实验室的印制电路板制作设备ＶＰ?１０８Ｋ。印制电路板的设计原则印制电路板的设计是一项很重要的工艺环节，若设计不当，会直接影响整机的电路性能，也直接影响整机的质量水平。它是电子装配人员学习电子技术和制作电子装置的基本功之一，是实践性十分强的技术工作。印制电路板的设计是根据电路原理图进行的，所以必须研究电路中各元件的排列，确定它们在印制电路板上的最佳位置。在确定元件

的位置时，还应考虑各元件的尺寸、质量、物理结构、放置方式、电气连接关系、散热及抗电磁干扰的能力等因素。可先草拟几种方案，经比较后确定最佳方案，并按正确比例画出设计图样。画图在早期主要靠手工完成，十分繁琐，目前大多用计算机完成，但前述的设计原则既可适用于手工画图设计，也可适用于计算机设计。对于印制电路板来说，一般情况下，总是将元件放在一面，我们把放置元件的一面称为元件面。印制板的另一面用于布置印制导线（对于双面板，元件面也要放置导线）和进行焊接，我们把布置导线的这一面叫做印制面或焊接面。如果电路较复杂，元件面和焊接面容不下所有的导线，就要做成多面板。在元件面和焊接面的中间设置层面，用于放置导线，这样的层面我们称之为内部层或中间层。中间层如果是专门用于放置电源导线的，又称做电源层或地线层。如果是用于放置传递电路信号的导线的，叫做中间信号层。多面板的元件面、焊接面要和中间层连通，靠印制电路板上的金属化孔完成，这种金属化孔叫通孔（Ｖｉａ）。１．要将一定数量的元件按原理图中的电气连接关系安装在印制电路板上，必须事先知道各元件的安装数据，以便元件布局。一般采用下述方法确定元件的安装数据。（１）设计者提供元件正确的安装资料。（２）若没有提供元件安装数据，应通过元件型号查手册找出元件的安装数据。

高速PCB设计心得

一：前言随着PCB系统的向着高密度和高速度的趋势不断的发展，电源的完整性问题，信号的完整性问题（SI），以及EMI，EMC的问题越来越突出，严重的影响了系统的性能甚至功能的实现。所谓高速并没有确切的定义，当然并不单单指时钟的速度，还包括数字系统上升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间越短，信号的高次谐波分量越丰富，当然就越容易引起SI，EMC，EMI的问题。本文根据以往的一些经验在以下几个方面对高速PCB的设计提出一些看法，希望对各位同事能有所帮助。 ●电源在系统设计中的重要性 ●不同传输线路的设计规则 ●电磁干扰的产生以及避免措施二：电源的完整性 1．供电电压的压降问题。随着芯片工艺的提高，芯片的内核电压及IO电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V 的压降都是不允许的，比如说ADI公司的TS201内核电压只有 1.2V，内核供电电流要 2.68A，如果路径上有0.1欧姆的电阻，电压将会有0.268V的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。

a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1和图2的比较，很明显图2中选择的热焊盘要强于图1。 b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1所示。（表1） 1 oz.铜即35微M厚， 2 oz.70微M, 类推举例说，线宽0.025英寸，采用2 oz.盎斯的铜，而允许温升30度，

CADENCE仿真步骤

Cadence SPECCTRAQuest 仿真步骤 [摘要]本文介绍了Cadence SPECCTRAQuest在高速数字电路的PCB设计中采用的基于信号完整性分析的设计方法的全过程。从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予PCB板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路PCB板级设计的基础。 [关键词]板级电路仿真I/O Buffer Information Specification（IBIS） 1 引言电路板级仿真对于今天大多数的PCB板级设计而言已不再是一种选择而是必然之路。在相当长的一段时间，由于PCB仿真软件使用复杂、缺乏必需的仿真模型、PCB仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对PCB板级设计提出了更新更高的要求。尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的PCB上可以容纳更多的功能。PCB已不仅仅是支撑电子元器件的平台，而变成了一个高性能的系统结构。这样，信号完整性在PCB板级设计中成为了一个必须考虑的一个问题。传统的PCB板的设计依次经过电路设计、版图设计、PCB制作等工序，而PCB的性能只有通过一系列仪器测试电路板原型来评定。如果不能满足性能的要求，上述的过程就需要经过多次的重复，尤其是有些问题往往很难将其量化，反复多次就不可避免。这些在当前激烈的市场竞争面前，无论是设计时间、设计的成本还是设计的复杂程度上都无法满足要求。在现在的PCB板级设计中采用电路板级仿真已经成为必然。基于信号完整性的PCB仿真设计就是根据完整的仿真模型通过对信号完整性的计算分析得出设计的解空间，然后在此基础上完成PCB设计，最后对设计进行验证是否满足预计的信号完整性要求。如果不能满足要求就需要修改版图设计。与传统的PCB板的设计比较既缩短了设计周期，又降低了设计成本。同时，随着软件业的高速发展，涌现出了越来越多操作更简便、功能更多、成本更低的EDA软件。越来越完备的仿真模型也得以提供。所有这些都为PCB设计中广泛的采用电路设计板级仿真提供了充分条件。下面就Cadence SPECCTRAQuest这一高速电路板级设计仿真工具采用IBIS模型详细介

高速pcb设计与电路板分析课程讲义3

高速设计分析技术

Agenda 课程安排 High Speed Trends 高速设计趋势 y g Synchronous Design 同步系统设计 Source Synchronous Design 源同步系统设计-DDR2 -DDR3 Serial Link Design 高速串行设计-Interconnect consideration 互连考虑 I t t id ti -Technologies 设计技术 -8b/10b Encoding 8b/10b编码

Trend towards serial connectivity 向串行连接发展高速电路设计趋势

Parallel I/O ? Common Clock 并行IO –共同时钟系统 Pre-layout simulation for design exploration and post-layout simulation for verification 可以通过SI前后仿真进行设计 ?Signal timing 信号时序 ?Signal noise 信号噪声 ?Undershoot and overshoot 过冲

Parallel I/O ? Common Clock (继续) 并行IO –共同时钟 Increase data pin counts How to increase data rate? 如何提高数据速率 Increase data pin counts 增加管脚 Increase bus clock frequency 增加时钟频率 But…… 但是…… ?Increase data pin counts ? it’s more hard for PCB design (need more space for trace breakout, routing…..) 增加管脚造成PCB 设计困难 ?Increase clock frequency ? it will reduce timing margin, destroy signal integrity (due to multi-drop top.), restrict data trace length, increase EMI… 增加时钟频率使得时序紧张, 信号完整性问题突出, 走线线长约束严格, 电磁辐射增加…

PCB(印制电路板)布局布线技巧100问

PCB（印制电路板）布局布线技巧100问在电子产品设计中，PCB布局布线是最重要的一步，PCB布局布线的好坏将直接影响电路的性能。现在，虽然有很多软件可以实现PCB自动布局布线，但是随着信号频率不断提升，很多时候，工程师需要了解有关PCB布局布线的最基本的原则和技巧，这样才可以让自己的设计完美无缺，《PCB（印制电路板）布局布线100问》涵盖了PCB布局布线的相关基本原理和设计技巧，以问答形式解答了有关PCB布局布线方面的疑难问题，对于PCB设计人员来说是非常难得实用读物，欢迎大家在此基础上补充内容并完善。相关信息可发送到service@https://www.360docs.net/doc/26807639.html,。

1、[问]高频信号布线时要注意哪些问题？ [答]1.信号线的阻抗匹配； 2.与其他信号线的空间隔离； 3.对于数字高频信号，差分线效果会更好； 2、[问]在布板时，如果线密，过孔就可能要多，当然就会影响板子的电气性能，请问怎样提高板子的电气性能？ [答]对于低频信号，过孔不要紧，高频信号尽量减少过孔。如果线多可以考虑多层板； 3、[问]是不是板子上加的去耦电容越多越好？ [答]去耦电容需要在合适的位置加合适的值。例如，在你的模拟器件的供电端口就进加，并且需要用不同的电容值去滤除不同频率的杂散信号； 4、[问]一个好的板子它的标准是什么？ [答]布局合理、功率线功率冗余度足够、高频阻抗阻抗、低频走线简洁. 5、[问]通孔和盲孔对信号的差异影响有多大？应用的原则是什么？ [答]采用盲孔或埋孔是提高多层板密度、减少层数和板面尺寸的有效方法，并大大减少了镀覆通孔的数量。但相比较而言，通孔在工艺上好实现，成本较低，所以一般设计中都使用通孔。 6、[问]在涉及模拟数字混合系统的时候，有人建议电层分割，地平面采取整片敷铜，也有人建议电地层都分割，不同的地在电源源端点接，但是这样对信号的回流路径就远了，具体应用时应如何选择合适的方法？ [答]如果你有高频>20MHz信号线，并且长度和数量都比较多，那么需要至少两层给这个模拟高频信号。一层信号线、一层大面积地，并且信号线层需要打足够的过孔到地。这样的目的是： 1、对于模拟信号，这提供了一个完整的传输介质和阻抗匹配； 2、地平面把模拟信号和其他数字信号进行隔离； 3、地回路足够小，因为你打了很多过孔，地有是一个大平面。 7、[问]在电路板中，信号输入插件在PCB最左边沿，MCU在靠右边，那么在布局时是把稳压电源芯片放置在靠近接插件（电源IC输出5V经过一段比较长的路径才到达MCU），还是把电源IC放置到中间偏右（电源IC的输出5V的线到达MCU就比较短，但输入电源线就经过比较长一段PCB板）？或是有更好的布局？ [答]首先你的所谓信号输入插件是否是模拟器件？如果是是模拟器件，建议你的电源布局应尽量不影响到模拟部分的信号完整性．因此有几点需要考虑（１）首先你的稳压电源芯片是否是比较干净，纹波小的电源．对模拟部分的供电，对电源的要求比较高．（２）模拟部分和你的ＭＣＵ是否是一个电源，在高精度电路的设计中，建议把模拟部分和数字部分的电源分开．（３）对数字部分的供电需要考虑到尽量减小对模拟电路部分的影响．

高速电路板地设计方法

高速电路板的设计方法推荐高速电路板的设计方法引言当今对于系统的设计来说，最重要的因素就是速度。我们通常采用的是 66MHz~200MHz 的处理器，233MHz 和266MHz 处理器的应用也越来越广泛。提出高速要求的原因有两个：一、要求系统在人们认为适合的时间帧中完成复杂的任务。比如说，即使是最基本的计算机动画制作也需要通过处理大量的信息才能够完成。二、元件厂商能够生产出高速器件。目前，可编程阵列逻辑（PAL?）器件可提供的传输延迟是4.5 ns，而复杂的PLD（如MACH?）的传输延迟是5n s，这似乎是快速的，但并不是传输延迟造成的，其实快速的传输延迟是由快速的边沿速率获得的。将来会出现速度更快的器件，可以提供相对更快速的边沿速率。高速系统的设计不仅需要借助快速的元件，而且需要精心的设计。器件的模拟部分和数字部分同等重要。高速系统存在的主要问题是噪音的产生，高频能够辐射并造成干扰，相应的快速边沿速率可能会产生振荡、反射和串扰现象，如果不能及时检查出来，这种噪音可能会大降低系统的性能。本文对利用PC 板布局实现高速系统的设计进行了概述，主要容包括： 2电源分布系统及其对供膳寄宿处产生的影响； 2传输线路以及相关的设计规则； 2串扰的产生和消除； 2电磁干扰 1. 电源分布电源分布网络是高速电路板设计中最重要的考虑因素。无噪音的电路板必需无噪音的电源分布网络。注意，设计无噪声的VCC 和无噪声的地一样重要。本文主要论述的是AC 用途，因此VCC 就是地。电源分布网络还必须为电路板上所有信号提供返回路径。由于返回路径的作用在低频时不很明显，所以常常被忽视，而许多设计即使在返回路径的特性被忽视的情况下也能运行。 1.1. 电源分布网络作为电源 1.1.1. 阻抗的作用假设有一块带有数字IC 和+5.0V 电源的电路板，规格为5" x 5"，目的是将 +5.0V 电压正确地传递到电路板上每个器件的电源引脚，而不用考虑器件相对于电源的位置。另外，引脚处的电压是不受线路噪音影响的。具有这些特征的电源示意地表示为理想的电压源（见图1a），其阻抗为零，这可以保证负载和源电压相等，也意味着噪音信号会被吸收，原因是噪音发生器的源阻抗是有限的。遗憾的是，这只是一种理想的情况。图1b 举例说明了真实电源的情况，它有电阻、电感和电容形式的阻抗，分布在电源分布网络。噪音信号可能会因为网络中的阻抗而影响电压的增加。设计的目标是要尽可能减小电源分布网络的阻抗，具体可通过电源总线和电源层两种方案来实现。虽然电源层的阻抗特性比电源总线好，但是实际考虑时可能更倾向于电源总线方法。