.archivetemp2013试卷B答案

…………装订线………………装订线内不要答题，不要填写信息………………装订线…………

武汉理工大学考试试题答案（B卷）2013 ~2014 学年1 学期电子设计自动化课程

一、填空题

1.0、1

2.X、1、1、1

3.信号

4. 库，程序包，实体，结构体和配置

5. VHDL、Verilog HDL

6..qpf、.bdf、.v、.vhd、.vwf

7. 10101101

二、判断题

1. ×标识符只能是字母、数字、下划线

2. ×标识符只能是字母、数字、下划线

3. √

4. ×变量赋值符号是“:=”

5. × VHDL程序中是允许几个结构体与一个实体关联。

三、问答题

1. VHDL语言是一种用于电路设计的高级语言，最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。Verilog HDL 语言由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。这两者有其共同的特点：1）能形式化地抽象表示电路的行为和结构；2）支持逻辑设计中层次与范围地描述；3）可借用高级语言地精巧结构来简化电路行为和结构；4）具有电路仿真与验证机制以保证设计的正确性。但是两者也各有特点。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间。而 VHDL 设计需要有eda编程基础。目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。

2. 参数是常量的一种，经常用来定义延时、线宽、寄存器位数等物理量，可以增加代码的可读性和可维护性。对于含有参数的模块通常称为参数化模块。参数化模块的设计，体现出可重用设计的思想，在仿真中也有很大的作用。

3. 线型变量表示硬件电路中元件间的物理连线. 其逻辑值由驱动元件决定，具有实时更新性。wire型变量是常用的线型变量。寄存器型变量表示一个数据的存储单元，并不特指寄存器，而是具有存储能力的硬件电路的通称，如触发器、所存器等。寄存器类型只能在always语句和initial语句中被赋值，并且在下一次赋值前保持原值不变。寄存器型变量与线型变量的显著区别是寄存器型数据在接受下一次赋值之前，始终保持原值不变，而线型变量需要有持续的驱动。

4. 第一种要求敏感表达式的值与给定的值1、值2，……，或值n中的一个全等时，执行后面相应的块语句，如果均不等时，执行default语句；第二种则认为，如果给定的值中有某一位（或某几位）是高阻态（z），则认为该位为“真”，敏感表达式与其比较时不予判断，只需比较其他位；第三种则扩充为，如果给定的值中有某一位（或某几位）是高阻态（z）或不定态（x），同样认为该位为“真”，不予判断。

四、编程题

1.该电路图实现的是四选一选择器

module NUX4_1 (Z，D0，D1，D2，D3，S0，S1)；

output Z；

input D0，D1，D2，D3，S0，S1；

and (T0，D0，S0bar，S1bar),

(T1，D1，S0bar，S1),

(T2，D2，S0，S1bar),

(T3，D0，S0，S1)；

not (S0bar，S0),

(S1bar，S1)；

or (Z，T0，T1，T2，T3)；

endmodule

2. 该设计题的设计方法表述方法很多，只要能实现8选1数据选择器的功能均可。

3. module vote(pass , vote);

input [6:0] vote;

output pass;

reg pass;

reg [2:0] sum;

integer i;

always @ (vote)

begin

sum=0;

for (i=0; i<=6; i=i+1)

if (vote[i] ) sum=sum+1;

if (sum[2]) pass=1;

else pass=0;

end

endmodule

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY loop1 IS

PORT(

D : IN STD_LOGIC_VECTOR(0 TO 7); --输入D是8位二进制数

Y : OUT STD_LOGIC

);

END loop1;

ARCHITECTURE a OF loop1 IS

BEGIN

PROCESS (D)

VARIABLE tmp : STD_LOGIC ; --定义临时变量tmp

BEGIN

tmp := ‘0’;

FOR I IN 0 TO 7 LOOP

tmp := tmp XOR D(I); --变量赋值语句是立即赋值，tmp=tmp D(I)

END LOOP;

Y <= tmp ;

END PROCESS;

END a;