小数N分频频率合成器的原理和实现

实现直接数字频率合成器的三种技术方案

实现直接数字频率合成器的三种技术方 案 [日期：2004-12-7] 来源：电子技术应用作者：杭州商学院信息 与电子工程学院姜田华 [字体：大中 小] 摘要：讨论了DDS的工作原理及性能性点，介绍了目前实现DDS常用的三种技术方案，并对各方案的特点作了简单的说明。 关键词：直接数字频率合成器相位累加器信号源现场可编程门限列 1971年，美国学者J.Tierney等人撰写的“A Digital Frequency Synthesizer”-文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新给成原理。限于当时的技术和器件产，它的性牟指标尚不能与已有的技术盯比，故未受到重视。近1年间，随着微电子技术的迅速发展，直接数字频率合成器（Direct Digital Frequency Synthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。 1 DDS基本原理及性能特点 DDS的基本大批量是利用采样定量，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图1来表示。 相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将控制字 k与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位加累加。由此可以看出，相位累加器在每一个中输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的出频率就是DDS输出的信号频率。 用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

数字频率计的设计与实现

目录 1. 引言 (1) 2．设计任务书 (1) 3. 数字频率计基本原理 (1) 3.1 设计思路 (1) 3.2 原理框图 (2) 4. 设计步骤及实现方法 (2) 4.1 信号拾取与整形 (2) 4.2 计数电路 (3) 4.3 锁存电路 (5) 4.4 译码显示电路 (6) 4.5 时钟电路及波形设计 (7) 5 总体电路图及工作原理 (10) 6 元器件的检测与电路调试缺点分析 (12) 7 心得体会 (12) 参考文献 (13)

1. 引言 数字频率计是一种基础测量仪器，在许多情况下，要对信号的频率进行测量，利用示波器可以粗略测量被测信号的频率，精确测量则要用到数字频率计。本设计项目可以进一步加深我们对数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计与调试的方法和步骤。

2．设计任务书 1、设计题目：数字频率计 2、设计出一个数字频率计，其技术指标如下： （ 1 ）频率测量范围： 10 ～ 9999Hz 。 （ 2 ）输入电压幅度 >300mV 。 （ 3 ）输入信号波形：任意周期信号。 （ 4 ）显示方式：4位十进制数显示。 （ 5 ）电源： 220V 、 50Hz 。 3、给定仪器设备及元器件 示波器、音频信号发生器、逻辑笔、万用表、数字集成电路测试仪、直流稳压电源。 4．电路原理要求简单，便于制作调试，元件成本低廉易购。

3. 数字频率计基本原理 3.1 设计思路 （1）利用光电开关管做电机转速的信号拾取元件，在电机的转轴上安装一圆盘，在圆盘上挖一小洞，小洞上下分别对应着光发射和光接受开关，圆盘转动一圈既光电管导通一次，利用此信号做为脉冲计数所需。 （2）计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒种都必须对计数器清零一次，因为电路实行秒更新，所以计数器到译码电路之间有锁存电路，在计数器进行计数的过程中对上一次的数据进行锁存显示，这样做不仅解决了数码显示的逻辑混乱，而且避免了数码显示的闪烁问题。 （3）对于脉冲记数，有测周和测频的方式。测周电路的测量精度主要受电路系统的脉冲产生电路的影响，对于低频率信号，其精度较高。测频电路其对于正负一的信号差比较敏感，对于低频率信号的测量误差较大，但是本电路仍然采用测频方式，原因是本电路对于马达电机转速精度要求较低，本电路还有升级为频率计使用，而测频方式对高频的精度还是很高的。 时钟实现方法很多，本电路采用晶振电路，已求得高精度的时钟需求。3.2 原理框图 图3-1 系统框图

频率合成器设计报告

频率合成器课程设计 总结报告 指导教师：曹俊友 组员：李刚、魏虹宇、张朋、蒙荣鸿 专业：电子信息科学与技术092 日期： 2012年1月1日

摘要：本设计是关于锁相环频率合成器的设计，设计主要由电源、自制压控振荡器（VCO）、锁相环频率合成器（PLL）、单片机控制（MCU）显示以及键盘操作五部分组成。电源部分采用稳压芯片获得稳定的3.3V以及5V的电压输出，压控振荡器采用MAX2620芯片外接电感电容并联谐振回路制成，锁相环频率合成器采用ADF4106制成，、采用AT89C52单片机作为系统的控制单元。基本要求：输出频率可改变，输出功率可调整。扩展要求：具有显示功能，具有键盘控制功能。 关键词：锁相环（PLL）、压控振荡器（VCO）、环路滤波（LPF）、单片机（MCU） Abstract：This design is about lock cirtle frequency synthesizer design, design mainly by power supply, self-control voltage control oscillation (VCO), and phase lock loop (PLL) frequency synthesizer and single-chip microcomputer control (MCU) display and keyboard five parts. The power supply voltage of the chip made steady 3.3 V and 5 V voltage output, controlled oscillator MAX2620 adopts chip made, lock cirtle frequency synthesizer made by ADF4106, by AT89C52 single chip microcomputer as system, the control unit. Basic requirements: output frequency can change, output power can be adjusted. Expand requirements: display function with the keyboard control function. Key words:Phase lock loop (PLL)、Voltage control oscillation (VCO)、LPF、SCM (MCU)

关于奇数分频和小数分频

关于奇数分频和小数分频 小数分频 举例，对于8.7分频，先进行几次8分频，后进行几次9分频，这样平均下来就是小数分频，至于具体几次就是靠公式了： 这其中K就是8.7，N等于8，-n就是-1，X就是7。 这样，其中就会有X（也就是7）次9分频，按照平均，就有3次8分频（87-7*9）/8。 还有一个问题，就是从N 分频切换到N + 1 分频和从N + 1 分频切换到N 分频都会产生一个随时间增长的相位移, 如果简单的先进行3 次8 分频后做7 次9 分频将会产生很大的相位 波动。解决方法是将这两种分频混合。怎样混合就有要牵扯到另一个控制逻辑：每进行分频，就用10减去小数部分（10-7）,这个结果值累加，小于10的次数进行N+1 分频，然后进行N分频，但是每次超过又要减去10重新累加： 这个过程有一个变量控制。 奇数分频 N倍奇数分频，要使占空比为50%，以如下思路实现： A、以原时钟周期的N倍作为一个处理周期；（用计数器计数的作用） B、生成占空比为N/2 ：N/2＋1（除法取整）的波形；（以计数器值采样） C、将B生成的波形相移原时钟的半个周期；（用负沿打的作用） D、若高电平占N/2宽，输出将B和C的波形相或；若高电平占N/2＋1宽，输出将B和C 的波形相与 具体代码如下：

module odddiv(rst,clk,clkout); parameter N=3; //计数器的位数N的最大计数值要大于或等于M parameter M=7; //要分频的模，取奇数 input rst; input clk; output clkout; reg tempp,tempn; //assign clkp=clk; //assign clkn=~clk; reg [N-1:0] count; always @(negedge rst or posedge clk) if(!rst) begin count<=0; tempp<=0; end else begin count<=count+1; if(count==M/2) tempp<=1; else if(count==M-1) begin tempp<=0; count<=0; end end always @(negedge rst or negedge clk) if(!rst) tempn<=0; else tempn<=tempp; assign clkout=tempp|tempn; endmodule

基于锁相环的频率合成器..

综合课程设计 频率合成器的设计与仿真

前言 现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。 本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。 一、频率合成器简介 频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。 频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。 本次实验设计的是锁相频率合成器。

直接数字式频率合成器

实验八 直接数字式频率合成器（DDS ）程序设计与仿真实验 1 实验目的 (1) 学习利用EDA 技术和FPGA 实现直接数字频率合成器的设计。 (2) 掌握使用Quartus Ⅱ原理图输入设计程序。 2 实验仪器 （1）GW48系列SOPC/EDA 实验开发系统 （2）配套计算机及Quartus II 软件 3 实验原理 直接数字频率合成技术，即DDS 技术，是一种新型的频率合成技术和信号产生方法。其电路系统具有较高的频率分辨率，可以实现快速的频率切换，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制。 传统的生成正弦波的数字是利用—片ROM 和一片DAC ，再加上地址发生计数器和寄存器即可。在ROM 中，每个地址对应的单元中的内容(数据)都相应于正弦波的离散采样值，ROM 中必须包含完整的正弦波采样值，而且还要注意避免在按地址读取ROM 内容时可能引起的不连续点，避免量化噪音集中于基频的谐波上。时钟频率f clk 输入地址发生计数器和寄存器，地址计数器所选中的ROM 地址的内容被锁入寄存器，寄存器的输出经DAC 恢复成连续信号，即由各个台阶重构的正弦波，若相位精度n 比较大，则重构的正弦波经适当平滑后失真很小。当f clk 发生改变，则DAC 输出的正弦波频率就随之改变，但输出频率的改变仅决定于f clk 的改变。 为了控制输出频率更加方便，可以采用相位累加器，使输出频率正比于时钟频率和相位增量之积。图1所示为采用了相位累加方法的直接数字合成系统，把正弦波在相位上的精度定为n 位，于是分辨率相当于1／2n 。用时钟频率f P 依次读取数字相位圆周上各点，这里数字值作为地址，读出相应的ROM 中的值(正弦波的幅度)，然后经DAC 重构正弦波。这里多了一个相位累加器，它的作用是在读取数字相位圆周上各点时可以每隔M 个点读一个数值，M 即力图1中的频率字。这样，DAC 输出的正弦波频率f sin 就等于“基频” f clk 1／2n 的M 倍，即DAC 输出的正弦波的频率满足下式： )2(sin n clk f M f (1) 这里，f clk 是DDS 系统的工作时钟，式(6-1-1)中的n 通常取值在24~32之间，由图1可知，

频率合成器的设计

前言 频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL），发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用。随着大规模集成电路的发展，利用锁相环频率合成技术研制出了很多频率合成集成电路。频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。频率合成理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了目前的4种技术：直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。 本文是以如何设计一个锁相环频率合成器为重点，对频率合成器做了一下概述，主要介绍了锁相环这一部分，同时也对锁相环频率合成器的设计及调试等方面进行了阐述。

1 总体方案设计 实现频率合成的方法有多种，可用直接合成，锁相环式，而锁相环式的实现方法又有多种，例如可变晶振，也可变分频系数M，还可以用单片机来实现等等。下面列出了几种用锁相法实现频率合成的方案。 1.1方案一 图1.1 方案一原理框图 如图1.1所示，在VCO的输出端和鉴相器的输入端之间的反馈回路中加入了一个÷N的可变分频器。高稳定度的参考振荡器信号fR经R次分频后，得到频率为fr的参考脉冲信号。同时，压控振荡器的输出经N次分频后，得到频率为fd的脉冲信号，两个脉冲信号在鉴频鉴相器进行频率或相位比较。当环路处于锁定状态时，输出信号频率：fo=N*fd。只要改变分频比N，即可实现输出不同频率的fo，从而实现由fr合成fo的目的。其输出频率点间隔Δf＝fr。 1.2方案二

数字频率计测频率与测周期的基本原理

了解数字频率计测频率与测周期的基本原理；熟练掌握数字频率计的设计与调试方法及减小测量误差的方法。 [重点与难点] 重点：数字频率计的组成框图和波形图。 难点：时基电路和逻辑控制电路。 [理论内容] 一、数字频率计测频率的基本原理 所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为 f=N/T (1) 二、数字频率计的主要技术指标 1、频率准确度 2、频率测量范围 在输入电压符合规定要求值时，能够正常进行测量的频率区间称为频率测量范围。频率测量范围主要由放大整形电路的频率响应决定。 3、数字显示位数

频率计的数字显示位数决定了频率计的分辨率。位数越多，分辨率越高。 4、测量时间 频率计完成一次测量所需要的时间，包括准备、计数、锁存和复位时间。 三、数字频率计的电路设计与调试 1.基本电路设计 数字频率计的基本框图如图2所示，各部分作用如下。 ①放大整形电路 放大整形电路由晶体管3DG100与74LS00等组成。其中3DGl00组成放大器将输入频率为的周期信号如正弦波、三角波等进行放大。与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。 实验五数字频率计 实验目的 1. 了解数字频率计测量频率与测量周期的基本原理； 2. 熟练掌握数字频率计的设计与调试方法及减小测量误差的方法。实验任务

用中小规模集成电路设计一台简易的数字频率计，频率显示为四位，显示量程为四挡, 用数码管显示。1HZ—9.999KHZ ，闸门时间为1S ； 10HZ—99.99KHZ, 闸门时间为0.1S ； 100HZ—999.9KHZ, 闸门时间为10MS ； 1KHZ—9999KHZ, 闸门时间为1MS ； 实验五数字频率计 实验原理 1. 方案设计 原理框图见图1： 原理简述 所谓频率，就是周期性信号在单位时间(1s) 内变化的次数．若

直接数字频率合成器开题报告

毕业设计（论文）开题报告 题目基于FPGA的直接数字频率合成专业名称通信工程 班级学号09042138 学生姓名周忠 指导教师刘敏 填表日期2013 年 1 月8 日

一、选题的依据及意义： 直接数字频率合成器（Direct Digital Frequency Synthesizer）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。其电路系统具有较高的频率分辨率，可以实现快速的频率切换（<20ns）,频率分辨率高（0.01HZ）,频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点。DDS技术很容易实现频率、相位和幅度的数控调制，广泛用于接收本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合调频无线通信系统 本课题使用可编程器件实现直接数字频率合成设计，它比传统的数字频率合成方式有着显著的优越性，与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。 二、国内外研究概况及发展趋势（含文献综述）： 直接数字频率合成(DDS)技术是第三代频率合成技术。20世纪70年代以来，随着数字集成电路和电子技术的发展，出现了一种新的合成方法——直接数字频率合成。它从相位的概念出发进行频率合成，采用了数字采样存储技术，具有精确的相位，频率分辨率，快速的转换时间等突出优点，是频率合成技术的新一代技术。直接数字频率合成作为新一代数字频率技术发展迅速，并显示了很大的优越性，已经在军事和民用领域得到广泛的应用，例如在雷达（捷变频雷达、有源相控雷达、低截获概率雷达）、通信（跳频通信、扩频通信）、电子对抗（干扰和反干扰）、仪器和仪表（各种合成信号源）、任意波形发生器、产品测试、冲击和振动、医学等方面的应用。 DDS技术作为一项具有广泛前景和生命力的频率合成技术，越来越受到人们的重视。随着微电子技术的飞速发展，国外一些大公司Qualcomm、ADI等竞相推出DDS芯片，来满足设计人员的要求。许多性能优良的DDS产品不断的推向市场。 Qualcomm公司推出了DDS系列Q2220Q2230等其中Q2368的时钟频率

锁相环CD4046设计频率合成器

通信专业课程设计——基于锁相环的频率合成器的设计 设 计 报 告 姓名：曾明 班级：通信工程2班 学号：2008550725 指导老师：粟建新

目录 一、设计和制作任务 (3) 二、主要技术指标 (3) 三、确定电路组成方案 (3) 四、设计方法 (4) （一）、振荡源的设计 (4) （二）、N分频的设计 (4) （三）、1KHZ标准信号源设计（即M分频的设计） (5) 五、锁相环参数设计 (6) 六、电路板制作 (7) 七、调试步骤 (8) 八、实验小结 (8) 九、心得体会 (9) 十、参考文献 (9) 附录：各芯片的管脚图 (10)

锁相环CD4046设计频率合成器 内容摘要： 频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。在通信、雷达、测控、仪器表等电子系统中有广泛的应用， 频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。 关键词：频率合成器CD4046 一、设计和制作任务 1．确定电路形式，画出电路图。 2．计算电路元件参数并选取元件。 3．组装焊接电路。 4．调试并测量电路性能。 5．写出课程设计报告书 二、主要技术指标 1．频率步进 1kHz 2．频率稳定度f ≤1KHz 3．电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1， 经固定分频后（M分频）得到 基准频率f1’，输入锁相环的相 位比较器（PC）。锁相环的VCO

高性能频率合成器的电路图

高性能频率合成器的电路图 结合DDS+PLL技术，采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM1800MHz 系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法，并运用ADS和ADISimPLL软件对设计方案进行仿真和优化，特别是滤波器的选择与设计。测试结果表明，该频率合成器具有高稳定度、高分辨率、低相位噪声的特点，达到了设计指标要求。 频率合成器是决定电子系统性能的关键设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。频率合成理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术三种基本频率合成方法。直接频率合成技术原理简单，易于实现，频率转换时间短，但是频率范围受限，且输出频谱质量差。锁相频率合成技术(PLL)具有输出频带宽、工作频率高、频谱质量好的优点，但是频率分辨率和频率转换速度却很低。直接式数字频率合成技术(DDS)的频率分辨率高、频率转换时间快、频率稳定度高、相位噪声低，但目前尚不能做到宽带，频谱纯度也不如PLL。低相位噪声、高纯频谱、高速捷变和高输出频段的频率合成器已成为频率合成发展的主要趋势，传统的单一合成方式很难兼顾上述各项性能指标，达到现代通信系统对频率合成器的要求。本文采用DDS和PLL相结合的方法，设计一个应用于(GSM1800MHz系统中的频率合成器，其中输出频带为1805～1880MHz，分辨率为200kHz，相位噪声为-80dBc／Hz＠1kHz，频率误差为5kHz，杂波抑制大于50 dB。 1电路设计 1．1设计原理DDS直接激励PLL的频率合成技术，与单纯的PLL技术相比，作为参考源的DDS具有很高的频率分辨率，可以在不改变PLL分频比的情况下，提高PLL的频率分辨率，而且采用DDS激励PLL设计方法的电路结构简单，所用硬件少，通过合理设计环路滤波器可以较好地改善因PLL倍频作用而恶化的相位噪声。系统原理框图如图1所示。 图1中，fref是参考信号，一般由高稳定度的晶体振荡器产生，用于保证DDS各个部件的同步工作。fDDS取代原有的晶振作为锁相环(PLL)的激励源，其输出fDDS频率取决于频率控制字K。频率合成器的输出由VCO提供，PLL芯片中电荷泵的输出由低通滤波器(LPF2)产生，用于控制VCO的输出频率。DDS中K和PLL的分频比可以通过单片机中的控制程序加以改变，从而实现频率合成。

24GHz射频前端频率合成器设计

第48卷第1期（总第187期） 2019年3月 火控雷达技术 Fire Control Ｒadar Technology Vol.48No.1（Series 187） Mar.2019 收稿日期：2018-10-24作者简介：饶睿楠（1977－），男，高级工程师。研究方向为频率综合器及微波电路技术。 24GHz 射频前端频率合成器设计 饶睿楠 王 栋 余铁军 唐 尧 （西安电子工程研究所西安710100） 摘要：随着微波射频集成电路集成度越来越高， 24GHz 频段的高集成雷达收发芯片逐渐大规模使用。其中英飞凌科技公司的24GHz 锗硅工艺高集成单片雷达解决方案就是其中具有代表性的一种，被大量应用在液位或物料检测、照明控制、汽车防撞、安防系统。FMCW 为此种应用最多采用的信号调制方式。本文采用锁相环频率合成方案，产生系统所需的FMCW 调制信号。关键词：24GHz 射频前端；FMCW ；频率综合器BGT24AT2ADF4159中图分类号：TN95文献标志码：A 文章编号：1008－8652（2019）01－066－04 引用格式：饶睿楠，王栋，余铁军，唐尧．24GHz 射频前端频率合成器设计［ J ］．火控雷达技术，2019，48（1）：66－69． DOI ：10．19472/j．cnki．1008－8652．2019．01．014 Design of a Frequency Synthesizer for 24GHz ＲF Front Ends Ｒao Ｒuinan ，Wang Dong ，Yu Tiejun ，Tang Yao （Xi'an Electronic Engineering Ｒesearch Institute ，Xi'an 710100） Abstract ：With the increasing integration of microwave and radio-frequency integrated circuits ，highly integrated radar transceiver chips in 24GHz band have gradually found large-scale applications．Among those chips ，Infineon's 24GHz SiGe monolithic radar solution is a typical one．It has found wide applications in liquid （or material ）detec-tion ，lighting control ，automotive collision avoidance ，and security systems．FMCW is the most widely used signal modulation method in these applications．This paper uses PLL frequency synthesis scheme to generate FMCW mod-ulation signals required by the system． Keywords ：24GHz ＲF front end ；FMCW ；frequency synthesizer ；BGT24AT2；ADF4159 0引言 24GHz 频段雷达大量用于液位检测、照明控制、汽车防撞、安防等领域。近年来由于微波集成电路的高速发展，单芯片电路集成度越来越高，出现了一大批高集成、多功能的射频微波集成电路，以前需要几片或十几片芯片的电路被集成在一片集成电路之中。英飞凌公司推出的基于锗硅工艺的高集成单片雷达解决方案就是其中对具代表性的产品之一。FMCW 信号调制方式被广泛的应用于此类产品。本文采用英飞凌公司BGT24AT2单片信号源芯片与ADI 公司ADF4159锁相环芯片构成24GHz 射频前端频率合成器部分，产生了24GHz 24．2GHz FM-CW 发射信号。 1BGT24AT2锗硅24GHz MMIC 信号源芯片基本指标 BGT24AT2是一款低噪声24GHz ISM 波段多功能信号源。内部集成24GHzVCO 和分频器。3路独立的ＲF 输出可分别输出+10dBm 的信号，通过SPI 可对输出信号功率进行控制。发射信号的快速脉冲和相位反向可通过单独的输入引脚或通用的SPI 控制接口进行控制。片内集成输出功率及温度传感器，可对芯片工作情况进行监控。芯片工作的环境温度为－40? 125?，满足汽车级环境应用要求。封装为32脚VQFN 封装，单3．3V 电源供电，节省了大量板上空间。其原理框图如图1所示。

小数分频器原理

基于CPLD/FPGA的半整数分频器的设计 在数字逻辑电路设计中，分频器是一种基本电路。通常用来对某个给定频率进行分频，以得到所需的频率。整数分频器的实现非常简单，可采用标准的计数器，也可以采用可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。比如：分频系数为2.5、3.5、7.5等半整数分频器。笔者在模拟设计频率计脉冲信号时，就用了半整数分频器这样的电路。由于时钟源信号为50MHz，而电路中需要产生一个20MHz的时钟信号，其分频比为2.5，因此整数分频将不能胜任。为了解决这一问题，笔者利用VIDL硬件描述语言和原理图输入方式，通过MAX+plus II开发软件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整数分频器电路的设计。 2 小数分频的基本原理 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为： F=（9×10+1×11）/（9+1）=10.1 从这种实现方法的特点可以看出，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。 3 电路组成 分频系数为N-0.5的分频器电路可由一个异或门、一个模N计数器和一个二分频器组成。在实现时，模N计数器可设计成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。图1给出了通用半整数分频器的电路组成。

直接数字频率合成器

电子线路课程设计直接数字频率合成器 学号： 姓名： 2011年11月

摘要 本篇论文主要讲了用eda设计dds。用quartus 软件模拟仿真电路，并下载到芯片。使电路能输出正余弦波，并可调节频率和相位。并在这基础上进行一部分扩展，如能输入矩形三角形波。 关键词eda设计 dds quartus Abstract: This report introduces the EDA design is completed with Direct Digital Synthesis DDS process. This design uses DDS QuartusII 7.0 software design, and downloads SmartSOPC experimental system hardware. Key word eda design dds quartus

目录 设计要求 (4) 方案论证 (4) 各子模块设计原理 (6) 调试，仿真及下载 (12) 结论 (13)

一．设计要求 基本要求： 1、利用QuartusII软件和SmartSOPC实验箱实现DDS的设计； 2、DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的RAM 实现，RAM结构配置成212×10类型； 3、具体参数要求：频率控制字K取4位；基准频率fc=1MHz,由实验板上的系统时钟分频得到； 4、系统具有使能功能； 5、利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形； 6、过开关（实验箱上的Ki）输入DDS的频率和相位控制字，并能用示波器观察加以验证； 提高部分： 1、通过按键（实验箱上的Si）输入DDS的频率和相位控制字，以扩大频率控制和相位控制的范围；(注意：按键后有消颤电路) 2、能够同时输出正余弦两路正交信号； 3、在数码管上显示生成的波形频率； 4、充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度； 5、设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器； 6、基于DDS的AM调制器的设计； 7、自己添加其他功能。 二、方案论证 直接数字频率合成器（Direct Digital Frequency Synthesizer）是一种基

小数分频频率合成器的理论基础(翻译)

小数分频频率合成器的理论基础(翻译)

小数分频频率合成器的理论基础 A. Marques _, M. Steyaert and W. Sansen ESAT-MICAS, K.U. Leuven, Kard. Mercierlaan 94, B-3001 Heverlee, Belgium 本文提出了一种基于锁相回路（PLL）频率合成器的演变概述。数字PLL的主要限制的描述，以及随之而来的小数N技术使用的必要性是有道理的。合成频率的旁瓣典型的杂散噪声线的起源进行了解释。它通过使用数字?∑调制器来控制分频值展示了如何消除这些杂散噪声线。最后，数字?∑调制器的使用同分数N PLL的输出相位噪声的影响一起进行了分析。 1.介绍 无线通信领域，在过去十年中有了很大的发展。这种快速发展，主要是通过引进强大的数字信号处理技术。这些技术允许执行复杂的调制解调方案，以及先进的数字校正技术，最终产生非常高性能的系统，可以完全或几乎完全集成在一个标准的低成本技术。 典型的接收器/发射器无线系统RF部分如图1所示。可以看出，在无线系统中，一个或多个频率合成器几乎都是必要的，同时在接收和发射部分。此频率合成器必须不仅能够产生感兴趣

的频带内的所有频率，以及产生具有高纯度的，由于不断下降的频道间距。 图1 典型的射频部分，一个无线接收器/ 发射器系统 在无线系统领域，在过去几年中主要重点一直是在一个完整的系统的全面整合，包括发射器/接收器和频率合成器，使用短沟道CMOS或BiCMOS工艺（见[1,13]其引用）。 因此，频率合成精度高，稳定的需求令人难以置信的增长，特别是对需要的操作频率非常高（在千兆赫兹的范围内）的应用，小频率决议（典型的信道间隔几百万赫兹数100千赫），和低相位噪声数字（100dBc的订单数100千赫载波）。此外，同时，在过去几十年，数字可编程的频率合成器的需求也增加了。

数字PPL频率合成器的原理与使用

龙源期刊网 https://www.360docs.net/doc/2813770928.html, 数字PPL频率合成器的原理与使用 作者：伊力多斯·艾尔肯 来源：《中国科技博览》2013年第36期 中图分类号：TN742.1 文献标识码：A 文章编号：1009-914X（2013）36-0323-01 中波广播发射机载波频率振荡器能在531KHZ--1602KH频段内提供，1KHZ为间隔的1071个频率点。这些频点的载波振荡频率稳定度和精度都应满足系统的性能要求，并能迅速变换。显然常用的晶体振荡器无法满足上述要求，因为尽管晶体振荡器能提供高稳定的振荡频率，但其频率值单一，只能在很小的频率段内进行微调。频率合成技术则是能够实现上述要求的一种新技术，数字PLL频率合成器是目前应用最广泛的一种频率合成器，它与模拟PLL频率合成器的区别在于数字PLL中采用除法器（分频器），而不是用频率减法器来降低输入鉴相器频 率的。由于分频器可以很方便的用数字电路来实现，而且还具有可储存可变换的功能。因此它比一般的模拟PLL频率合成器更方便、更灵活。此外，数字电路易于集成和超小型化。 PLL即相位锁定环路，它是自动控制两振荡信号频率相等和相位同步的闭环系统，频率合成是指用可变分频器的方法将一个（或多个）基准频率信号转换为频率按比例降低或升高的另一个（或多个）所需频率信号的技术，采用PLL技术的频率合成器称为锁相环路频率合成 器，图（1）所示为数字PLL合成器的原理框图。它主要有鉴相器（PD），压控振荡器（VCO），基准晶体振荡器，基准分频器（1/R），前置分频器（1/K），可编程分频器也叫程控分频器（1/N），低通滤波器（LPF）等组成。可编程分频器的分频系数N由二进制码Po---Pn制定（如图1）。 其中鉴相器（PD）是完成压控振荡器（VCO）的输出信号U0（t），经前置分频和程控分频的信号Uf（T）与输入信号Ui（t）的相位比较，得到误差相位Φe（t）=Φf（t）-Φi（t），产生一个输出电压Ud（t），这个电压的大小直接反映两个信号相位差的大小，电压的极性反应输入信号Ui（t）超前或滞后于Uf（t）的相对相位关系。由此可见，PD在环路中是用来完成相位差电压转换作用，其输出误差电压是瞬间相位的函数。低通滤波器（LPF）滤除Ud （t）中的高频分量与噪声成分，得到控制信号Uc（t），压控振荡器（VCO）受Uc（t）控

频率合成器的设计与制作

频率合成器的设计与制作 这次课程设计的主要内容是频率合成器的设计与制作，首先了解什么是频率合成器。它有哪几个部分组成，哪些参数对它的技术指标有影响，然后是选择元器件，搭试电路，排版安装，测试数据，分析结果。 随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。 频率合成器：通过对频率进行加、减、乘、除的运算，可从一个高稳定度和高准确度的标准频率源，产生大量的具有同一稳定度和准确度的不同频率。 频率合成的方法很多，大致可分为直接合成法和间接合成法俩种。直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。但它也存在一些不可克服的缺点，用这种方法合成的频率范围将受到限制。更重要的是由于大量的倍频，混频等电路，就要有不少滤波电路，使合成器的设备十分复杂，而且输出端的谐波、噪声及寄生频率难以抑制。而间接合成法就是利用锁相环路的窄带跟踪特性来得到不同的频率。频率合成器是从一个或多个参考频率中产生多种频率的器件。它在信息通信方面得到了广泛的应用，并有新的发展。

频率合成器的核心组成是锁相环路（PLL）。锁相的意义是一种相位负反馈控制系统，它利用相位的稳定来实现频率锁定，即“锁相”。控制电路是利用反馈原理实现对自身的调节与控制。AGC、AFC、PLL 分别对交流信号的三个参数振幅、频率、相位进行自动控制。能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。实现锁相的方法称为“锁相技术”。锁相环路广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。 这里首先对锁相环路作一个简单介绍。 9.1 锁相环路的基本组成及工作原理 9.1.1 锁相环路的基本组成 锁相环路的基本组成框图如图9.1.1所示。 锁相环主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。 鉴相器（PD）实现相位差——电压的转换。将鉴相器替代AFC 系统中的鉴频器就得到锁相环路的方框图。 鉴相器（鉴相器）（PD）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。 图1

dds直接数字频率合成器(优秀+)

电子线路课程设计论文直接数字频率合成器 南京理工大学 电子线路课程设计 直接数字频率合成器 D D S (题名和副题名) (学号) 指导教师姓名姜萍老师 学院电子工程与光电技术学院 年级2012级专业名称通信工程 论文提交日期2014.12

Abstract 电子线路课程设计论文 摘要 直接数字信号合成器（DDS）是一种从相位概念出发直接合成所需要波形的新的频率合成技术。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点。 本文使用DDS的方法设计一个任意频率的正弦信号发生器，具有频率控制、相位控制、测频、切换波形、动态显示、使能开关以及AM调制等功能。利用QuartusII7.0中VHDL语言完成计算机设计、仿真等工作，然后使用由Altera公司开发的Cyclone III 系列EP3C25F324C8实验箱实现电路，用示波器观察输出波形。 本文使用模块化的设计理念，将整体电路分为9个子模块设计，分别为：分频模块、频率预置与调节模块、频率累加寄存模块、相位预置与调节模块、相位累加寄存模块、sin函数波形存储模块、余弦波方波三角波锯齿波波形选择模块、测频与译码显示模块、AM调制模块。 其后，本文给出了本实验的计算机仿真图与示波器输出图，并进行结果分析。最后在文末给出了本实验所设计的电路的使用说明书。 关键词：直接数字信号合成器、DDS、AM调制、VHDL、测频

电子线路课程设计论文直接数字频率合成器 Abstract Direct digital synthesizer (DDS) is a new technology of frequency synthesis ,which comes from the concept of the phase, to directly synthetize the required waveform . Compared with the traditional frequency synthesizer, DDS has the advantages of lower cost, lower power consumption, higher resolution and faster switching time etc.. DDS method is used to design a direct digital synthesizer to synthetize the sin function of any frequency in this paper, with functions of frequency control, phase control frequency measurement, waveform switching, dynamic display, switch enable and AM modulation. Using VHDL language in the QuartusII7.0, we complete the design, simulation and other works by computer, and then use the EP3C25F324C8 experimental box of Cyclone III series developed by the Altera to implement the design, and finally observe the output waveform in oscilloscope. In this paper, the modular design concept is used, and the whole circuit is divided into 9 sub module design, respectively is: frequency division module, frequency adjusting module, frequency cumulative and register module, phase presetting and adjusting module, phase cumulative and register module, sin function waveform memory module, cos wave, square wave, triangle wave, sawtooth waveform selection module, frequency measurement and decoding display module, the AM modulation module. Then, the computer simulation diagram and the output of the oscilloscope graphs of this experiment is given in this paper, followed by the results analysis. Finally, we give the experimental instructions of the circuit design at the end of the paper. Keywords: direct digital synthesizer, DDS, AM modulation, VHDL, frequency measurement