10_MOS_C-V技术

MOS C-V 技 术

陈永珍 2001-03-14

引言

在集成电路特别是MOS 电路的生产和开发研制中，MOS 电容的C-V 测试是极为

重要的工艺过程监控测试手段，也是器件，电路参数分析和可靠性研究的有效工具。

MOS C-V 技术包括：（1）MOS 电容的高频电容-电压测试（即C H -V ）,用以测量氧化物

中的有效电荷Qox 和可动电荷Qm （与温偏试验配合）；（2）准静态甚低频C L -V 测试,

以测定Si/SiO2界面陷阱密度Dit 。在高温下可以测量Qm ；（3）瞬态C H -t 测试。以测

量半导体表面空间电荷区中的少子产生寿命τg 和表面复合速度S ；（4）脉冲高频C H -V

测试。可测定半导体表面附近的掺杂剖面N-W ；（5）热电子发射技术。通过TDDB （与

时间相关的介电质击穿）试验，可以分析氧化物中的陷阱行为：陷阱密度Not 、陷阱的

充放电和陷阱的产生。陷阱特性直接影响超大规模集成电路的可靠性和稳定性。

一 理想MOS c-v 特性

我们要了解为何通过测量MOS 电容的C-V 曲线，能确定MOS 结构参数和电

学性质，得首先了解理想的MOS 电容的C-V 特性。

理想的MOS 结构（见图1b ），即氧化物电荷Q ox = 0，金属功函数差Фms = 0。

MOS 结构的电容C 是氧化层电容Cox 和半导体空间电荷电容Csc 的串联，见图1b 的等

效电路。

于是有：

1C = 1Cox + 1Csc

(1) 或

C = Cox / [1+（Cox / Csc ）] （1）

其中氧化层电容Cox 由氧化层厚度tox 确定，即

Cox = ε0·εox / tox （2）

ε0为真空电容率，εox为氧化物介电常数，Cox与偏压V 无关。而半导体空间电荷电容Csc为：

Csc = dQsc / dΨs

Ψs是Si表面势，设SiO2上的电压为V ox，则有：

V = V ox + Ψs （3）Qsc是半导体中的空间电荷密度，对于非简并情况，由平衡理论求得

P0·（1－e-us）＋n0·（e us－1）Csc=[q2·ε0·εs /（2·K·T）]1/2 —————————————————（4）

[P0·（e-us＋u s－1）＋n0·（e us －u s－1）]1/2

式中Us= q·Ψs/(K·T)，q是电子电荷，T是绝对温度，K是波尔兹曼常数，εs是硅的介电常数。对于n-Si，n0 = N = n i·e UF，p0=n i·e-UF。U F= q·φF / (K·T)，φF是费米势，n i是本征载流子密度。可见Csc是掺杂密度N的函数，并随表面势Ψs变化。因此，MOS电容C随栅压V变化。下面以n-Si为例，介绍MOS电容如何随偏压变化。

（一）理想高频C-V特性

1、当V = 0时，Ψs = 0，（能带平出，见下图），Qsc = 0

但Csc = C s0 = dQsc / dΨs≠0由（4）式可导出

C s0= [q2·ε0·εs·N /( K·T)]1/2 （6）从而得MOS电容的平带电容

C FB（N，tox）= C s0·C ox /（C s0+C ox ）（6＇）即C FB只是氧化层厚度tox和硅掺杂密度N的函数。见图2。

图2、理论的C-V特性

2V ＞0 时

V↑，Ψs↑,硅表面能带下弯，见下图。

半导体表面电子电荷随表面势Ψs指数增加。从（4）式得空间电荷电容为

Csc = [q2·ε0·εs·N / （2·K·T）]1/2·e q·Ψs/(2·K·T) （7）可见，Csc也随表面势Ψs指数增加。当V足够大时，Si表面强积累，Csc》Cox，于是

C = Cmax = Cox /（1+Cox / Csc）=Cox （7ˊ）强积累的电容不随偏压变化，等于氧化层电容。见图2，V＞0时的C-V曲线。

3当V ＜0 时

Ψs＜0，硅表面能带上弯，见下图。半导体表面电子耗尽，半导体空间电荷电容即为耗尽层电容

Csc =ε0·εs / W （8）耗尽层厚度

W =[2·ε0·εs·∣Ψs∣/(q2·N)]1/2 （8ˊ）随着∣Ψs∣增加，W增加，Csc下降，总的MOS电容C下降（见图2）。

4当∣Ψs∣≥|φF|时

半导体表面开始反型，出现少子空穴电荷Qp。这时的空间电荷为：

Q sc = Q p + q·N·W

因为少子不能响应高频信号，Q p对Csc无贡献。但它部分屏避外电场，使W随V的变化速度减慢，C-V曲线斜率变小，见图2，|φF|＜∣Ψs∣＜2|φF|之间的C-V变化。

5 当∣Ψs∣≥2|φF|时（见下图）

Si表面强反型，Qp完全屏避外电场。耗尽区宽度不再随偏压变化，而达到最大值。将∣Ψs∣=2|φF|代入（8）式得

W= Wmax = [4·ε0·εs·|φF |/（q2·N）]1/2 （9）空间电荷电容达到最小值：

Csc = （Csc）min ==ε0·εs / Wmax （10）因而MOS电容达到最小值：

C = Cmin（N，tox） = Cox·（Csc）min /［Cox+（Csc）min］（11）

可见最小电容 Cmin是氧化层厚度tox和Si本体掺杂密度N的函数，不再随偏压变化，见图2 ∣Ψs∣≥2|φF|的电容曲线。

对于给定的N，tox，由以上相关各式可以计算出理论的高频C-V曲线，如图2。

（二）理论低频c-v曲线

1理论低频C-V曲线

MOS电容不仅是偏压的函数，也是测试信号频率的函数。以上讨论中，因少子（空穴）不能响应高频信号，对电容无贡献。但当信号频率足够低时，少子能响应测试信号，对MOS 电容有贡献，其等效电路如下图。图中，C D是耗尽层电容，Cp是少子空穴对电容的贡献。于是，空间电荷电容Csc＝C D ＋Cp，MOS低频电容C L可以表示为

1/C L ＝1/Cox ＋1/（C D ＋Cp）（12）

反型后，由（4）式给出：

Cp =［q2·ε0·εs·p0 /（2·K·T）］1/2·e—q·ψs/（2·K·T）（13）

即少子电容Cp随表面势Ψs（负值）的绝对值的增加而指数增加。当|Ψs | ＞2|ΦF|时，Csc = Cp 》Cox＞C D，则 C L = Cox ，见图2。

由（4）、（12）（13）式计算出理论低频C L-V曲线，如图2中的低频C-V曲线。

由于Si材料及氧化工艺的改进，Si表面空间电荷区中少子产生寿命てg～ ms。即使信号频率为几周/s ，少子也只能部分响应低频信号，即C-V曲线向高频过渡。要实现如此低频（≤1HZ/S）信号的测试是很难的（1/ωC容抗大，干扰大）。为此，广泛采用准静态技术以实现甚低频C-V测试。

2、准静态甚低频C-V曲线

在极慢的斜坡电压下，MOS电容的位移电流i C为：

i c = dQ/dt=(dQ / dV)·（dV / dt）

若V是线性斜坡电压，即V = V0+α·t，则dv/dt =α为常数。只要α足够低，Si表面的多子和少子均能响应斜坡电压，即C=dQ/dV为甚低频电容 C L ,于是：

i c ＝αC L（14）由于α～0.01v/s, C～e-10 F, i c 在10-12～10-11A之间.可见所测电流甚小。这要求:斜坡电压线性度好, α为常数；MOS电容的漏电流应小于10-13A 。

二实际MOS电容的C-V特性

1由MOS电容的最大值确定介质膜厚度

1）由Cmax确定介质膜厚度

由理论MOS特性知道，在强积累区，MOS的电容达到最大值并等于氧化层电容，即

C = Cmax = Cox = A·ε0·εox /tox

于是氧化层厚度tox由测试的最大电容确定:

tox = A·ε0·εox/Cmax (15) 式中A为电容栅面积，ε0为真空电容率，εox为SiO2介电常数。对于重掺杂衬底的MOS电容或Poly-Si之间，Al—Poly-Si之间及Al—Al之间的介质结构，它们相当于平行板电容器，只要测出其电容值（与偏压无关），便可计算出介质膜的厚度：

ti = A·ε0·εi / C （15＇）这里εi是该介质膜的介电常数。

2）Cmax测试误差

实际测试中，由于样品制备不当或测试原因，可能引入串联电阻R ，它使测试的电容

Cm小于待测样品的电容C 。Cm与C和R的关系如下：

Cm = C/（1+R2·ω2·C2）（16）其中ω=2πf是测试信号的角频率。图3给出了以R为参变量的Cm-C曲线。可以看出，存在串联电阻时，待测的电容越大，测试误差越大；串联电阻越大，测试误差越大。

因此要尽可能减小或消除串联电阻效应的影响［1］。一方面要减小MOS电容的栅电极面

积（使Cmax≤600pf）。但考虑到边缘效应和杂散电容的影响及面积小引起的串联电阻增加，不宜将面积作得太小。另一方面要尽可能减小串联电阻，方法是：（1）减小体串联电阻，采用较低电阻率的硅衬底。考虑到电阻率对MOS C-V的调制作用，电阻率不宜太低。一般应大于1Ωcm，小于20Ωcm.若需测高电阻率Si上的MOS电容，需在较低电阻率硅片上外延所需高电阻率的外延片，再在其上制作MOS电容。（2）减小接触电阻：衬底采用欧姆接触，或采用大电容耦合（背面保留SiO2，并蒸一层Al）；栅电极用Al，Poly-Si或 Hg均可以。（3）尽可能减小测试夹具和引线电阻。当测试积累区电容等于或接近氧化层电容时，串联电阻效应可略。也可以由下式进行修正。

C = ［（1/Cm）±（1/Cm2 —4·R2·ω2）1/2］/（2·R2·ω2）（17）

图3 以R为参变量的Cm—C曲线

2由高频MOS电容的最小值确定硅衬底掺杂浓度

1）由归一化最小电容Cmin/Cox确定N

由（9），（10），（11）式得归一化最小电容：

Cmin/Cox=1/｛1+［εox/（εs·tox）］·［4·ε0·εs·K·T·ln（N/n i）/（q2·N）］1/2｝（18）

和最大的耗尽层宽度：

Wmax=εs·tox/εox·［1/（Cmin/Cox）—1］（19）式中，tox，εox，和Cox分别为SiO2膜厚度，介电常数和氧化层电容；N，n i和εs分别为Si的掺杂密度，本征载流子密度和介电常数；ε0为真空电容率，K是波尔兹曼常数，T为绝对温度，q为电子电荷。

由（18），（19）式看出，当氧化层厚度tox给定后，衬底掺杂密度N和耗尽层宽度Wmax 由归一化最小电容Cmin/Cox确定。对于非均匀掺杂的半导体，由Cmin/Cox计算的N可视为相应耗尽层深度Wmax内的平均掺杂密度。

2)Cmin/Cox测试误差

a 串联电阻的影响

由上节讨论知：串联电阻的存在使测试电容值低于真实值。而且这种影响是非线性的（见图3）。导致MOS C-V曲线畸变，使归一化最小电容的测试值大于真实值，应设法减小串联电阻（参看前节）。

b 表面反型沟道影响

由于样品制备（如MOSFET中栅区的MOS结构）或p—Si MOS中的正有效氧化物电荷的存在，使栅电极以外的硅表面存在一反型区。在栅压作用下，栅下硅表面开始反型时，与此相连通的栅外反型区中的载流子会响应高频测试信号，对电容有贡献，使C-V曲线上翘（向低频过渡）。因此，难以确定最小归一化电容。应避免表面沟道。必要时，可在栅电极外硅表面形成同型的重掺杂环—载断环，则可以消除反型沟道的影响。

c 半导体中少子寿命的影响

在少子寿命短或偏压扫描速度足够漫时，强反型后，少子产生能响应偏压，反型少子电荷足以屏蔽扫描电场。耗尽层宽度达到最大值后，不再随偏压变化。MOS电容达到最小值。Cmin/Cox与偏压扫描速度和扫描方向无关，只与N和tox相关，见(18)式。

当少子产生寿命较长时，或偏压扫描速度快，少子产生跟不上偏压变化，出现深耗尽。反扫时（向积累电压），反型区少子密度逐渐达到平衡值，出现C-V曲线变平，达到最小电容值。若少子寿命τg为数10μs以上时，不但出现更严重的深耗尽，而且反扫时，呈现一个较Cmin值更大的表观最小电容。如τg≥100μs，Cmin/Cox可从0.31平衡值增加到0.38的表观值。后者是反型层有过多的少子所至。

图4 少子寿命长时的深耗尽C-V曲线

为了测到平衡的Cmin/Cox值，可在反型偏压下，加（或不加）光照，在暗室下等待电容达到稳定值，此即Cmin/Cox。

d 漏电影响

若MOS漏电，则表明不能形成（或不稳定的）反型层，出现深耗尽C-V曲线。但它不同于τg长时的深耗尽。在这里，反扫时，不出现C-V曲线变平（在反型电压区）；在光照下，反型区电容不会增加。总之存在漏电，便测不准MOS的最小电容。

e 测试环境影响

因为光照和热都会影响硅中的少子的产生—复合过程，改变反型层中平衡载流子密度。从而影响MOS电容的C-V曲线。高温、光照会使Cmin/Cox明显增加。因此必须在室温、暗室中测试C-V曲线。

样品表面汲潮也会使C-V曲线上翘，所以应在干燥环境或干N2气氛下进行测试。

3 金属半导体功函数差的影响

由于半导体的功函数W S和金属的功函数W M不相等，如W M＜W S，见下图5（a）。在MOS 结构中，金属中的电子通过SiO2移到半导体表面。其结果是金属表面由于缺少电子而带正电；半导体表面则因多出电子而出现负的空间电荷，能带下弯见图5（b）。这相当于在栅上加有一正压。为了抵消其影响，必须在栅上加一负压VFB′，使表面恢复平带（ψs=0）。

由图5（a）可看出：

V FB′ =（W M-W S）/q≡φms

式中φms是金属半导体功函数差。半导体的功函数W S可以用下式表示：

W S=qχ＋Eg/2－（E F－E i）

式中χ是电子亲合势，Eg是Si禁带宽度。因为（E i－E F）/q≡φF = －K·T·ln（N/n I）/q 代入上式得

W S=qχ＋Eg/2－K·T·ln（N/n i）（20）可见，金属半导体功函数差φms是衬底掺杂密度N的函数。

4 有效氧化物电荷Qox对C—V曲线的影响

氧化物中的电荷包括：1）Si/SiO2界面附近SiO2中的固定正电荷Qf；2）可动离子电荷Qm，如Na+，K+等；3）氧化物陷阱电荷Qot；4）Si/SiO2界面处的界面陷阱电荷Qit。

1）有效氧化物电荷Qox对C—V曲线的影响

作为有效氧化物净电荷Qox一般为正，它对Si表面的影响相当于在栅上加了一正电压，使Si表面能带弯曲ψs（见图6（a））。同样，为了抵消Qox对Si表面的影响，需在栅上加一负压V FB″ = -Qox/Cox 使Si表面能带变平（见图6（b））。计入上述φms的影响，要使半导体处于平带状态，必须在栅上加一电压V FB—平带电压。

V FB= V FB″＋V FB′= -Qox/Cox + φms (21) 于是得氧化物有效电荷数密度Qox/q （历史的原因也可写成Nss）表示为：

Nss = Qox/q = Cox/q﹒（φms- V FB）（21＇）

这意味着实际测出的C—V曲线沿电压轴负方向平移了∣V FB∣距离，见图7。计算Nss 的过程：由测试的C—V曲线可以计算出 tox = A﹒ε0﹒εox/Cmax，再由tox，Cmin 计算出N，并由tox，N 计算出C FB，由C—V曲线读V FB；由N和金属功函数Wm可以确定φms。将V FB，φms代入（21＇）式便可求出有效氧化物电荷数密度Nss。此时的能带图如下所示：

2）SiO2中的可动电荷Qm（如Na+，k+等）对C—V曲线的影响

在Na+或k+沾污不太严重时，它们主要分布在SiO2的外表面，Qm的存在对C—V的影响可略。但在高温，正电场（即BT）作用下，SiO2中的可动离子移向Si/SiO2界面，若在此电场下冷却至室温，使Qm固定在界面附近的SiO2中.这时所测得的C—V曲线将向负电压方向平移，见图7。所得的△V FB对应Qox的增加，即Qm。

Nm = Qm/q =( Cox/q)﹒△V FB（22）

图7 BT试验前后的高频C-V曲线

5 Si/SiO2界面陷阱对C—V特性的影响[2]

1）对高频C—V曲线的影响

界面陷阱是Si/SiO2界面处，Si带隙中的一些能量状态或能级。它可与Si体内交换电子。

界面陷阱是否俘获或发射电子，与它在禁带中相对于费米能E F的位置有关。在E F以上的界

面陷阱，电子是腾空的；而在E F 以下的则是填充电子的。在高频下，陷阱电荷不能响应测

试信号，对电容无贡献。但它所带电荷与表面势即偏压有关，因而使高频C —V 曲线畸变（见

图8）. 反之，从测试的C -V 曲线的畸变情况可以定性估计Dit 。

（a ）

0.00E+00

5.00E-11

1.00E-10

1.50E-10

2.00E-10

2.50E-10

-6-4-20

246

V C (p F )

(b)

图8 界面陷阱引起高低频C-V 曲线畸变

2）对低频C—V曲线的影响

在低频或准静态条件下，界面陷阱能响应测试信号，对电容有贡献，此时MOS 电容的等效电路如下图所示，图中C it= dQit/dψs 是界面陷阱电容。这时的MOS低频电容C L可写成

1/C L =1/Cox + 1/(C it+Csc) （23）或

C it = Cox·C L / (Cox-C L) －Csc (23＇)

Cox

Csc Cit

存在界面陷阱时的MOS电容等效电路

界面陷阱密度Dit定义为单位面积，单位能量的陷阱数。当表面势变化为dψs ，即能量变化为dE=qdψs时，单位面积界面陷阱电荷的变化dQit可以写成：

dQit = q﹒Dit dψs

即

Dit=1/q﹒(dQit/ dψs)=1/q ﹒Cit （24）将(23＇)代入（24）式得

Dit=1/q﹒[Cox﹒C L/（Cox－C L）－Csc] （25）将（1）式即 1/C = 1/Cox＋1/Csc 代入上式得

Dit=1/q﹒[Cox﹒C L/（Cox－C L）－Cox﹒C/（Cox－C）] （25＇）上式中，Csc和C分别为理论的低频空间电荷电容和MOS电容。由测试的C L和理论的Csc或C，可以确定界面陷阱密度Dit。但测试值C L是栅压的函数，而理论的C或Csc是表面势的函数，因此，仅当求出ψs-V关系后，才能确定界面陷阱在带隙中的能量分布。

如果我们只需了解耗尽区的陷阱密度，那么就不需要Csc或C的理论值。因为在1MHz 高频测试下，这个区域的界面陷阱对MOS电容无贡献（在禁带中部界面陷阱有较长的时间常数），即Cit = 0。于是

1/C H = 1/Cox + 1/Csc

即 Csc = Cox﹒C H/(Cox-C H)

代入（25）式得

Dit =1/q﹒［ Cox﹒C L/(Cox-C L) –Cox﹒C H/(Cox-C H)］ (25＂) 上式中，C L，C H分别为低频和高频的测试电容。

3）表面势与栅压的关系

C﹒N﹒Berglond提出了一个直接从低频微分电容的实验曲线确定ψs—V关系的方法，此法也适用于准静态测试[3]。对于一维近似，当信号频率低或准静态扫描速度很低时，若栅

上的总电荷为Qg，电压为Vg，则MOS的低频微分电容为

C L = d Qg /dVg = (dQg/dVox)﹒(dVox/dVg)

因为 dVox = dVg – dψs ，即dVox/dVg=1－dψs/dVg ，又dQg/dVox= Cox，

于是有

dψs/dVg =1-C L / Cox

由强积累电压Va到栅压V积分上式，得栅压为V的表面ψs（v）﹒

V

Ψs(V)=∫（1- C L/Cox）dVg +△（26） Va

上式的定积分就是栅压Vg=V，C L/Cox=1的二直线与C L/Cox—V曲线围成的面积，见下图。△为附加常数，可用两种方法求得：

1）令△ψs为（26）式中的定积分—表面势变化

V

△ψs（V）=∫（1- C L/Cox）dV g（27） Va

它的值由下图的阴影面积确定。于是，由C L/Cox —V可以求得C L/Cox —△ψs曲线。并与理论的C/Cox —ψs曲线比较，即，使二曲线在积累区重合，C L/Cox —△ψs曲线沿ψs轴平移的距离即为附加常数△。

2）因为V=V FB时，ψs=0，由（26）式得

V FB

△＝－∫（1- C L/Cox）dV g (28) Va

△就是栅压Vg=V FB ，C L/Cox=1的二直线与C L/Cox—V曲线围成的面积，见下图。

-4-2024

Vg

求△ψs（V）和△的示意图

4）界面陷阱在带隙中的能量分布

由（26）式确定ψs-V的关系后，可以得到测试的低频C L-ψs曲线并与理论的C-ψs （参看图9）一起代入（25＇）式即可求得Dit-ψs。

b

a

图9（a）理论的C-ψs和（b）测试的C L-△ψs曲线

考虑到只有那些在费米能附近的陷阱对MOS电容才有贡献，便可确定界面陷阱的能量分布。仍以n-Si为例，见下能带图。

Ec

Ei E E F

Ψs Ei0

Ev

确定界面陷阱能量位置的示意图

在表面处，相对于带隙中央Ei，能量为E=E F-Ei的界面陷阱对电容的贡献是主要的。而Ei-Ei0=-q﹒ψs，所以

E=（E F-Ei0）+q﹒ψs （29）或

E= -qφ F + qψs （29′）（因为（E F-Ei0）/q = -φF = K﹒T﹒ln（N/n i）/ q ）。当ψs=0时，得到距带隙中央为（E F-Ei0）处的陷阱密度，即平带界面陷阱密度Dit（E F）。当ψs=φF时，E=0，即得到带隙中央的陷阱密度Dit（Ei）。当E F-Ei＜0时，得到下半带隙的Dit（E）。利用（29′）或（29）式，将ψs换算成E，便可求得界面陷阱在带隙中的能量分布Dit（E）。见图10

Dit(cm -2?ev -1)

1E11

1E10

E(ev)

图10界面陷阱在带隙中的能量分布图

三 高温准静态测可动电荷

1 BT 法测试的局限性

前面已介绍高频C-V 与BT 试验结合，可以测出平带电压漂移△V FB ，从而求出可动电荷数密度Nm 。实际上，在BT 应力试验中，氧化物中的陷阱也可能俘获电子或释放电子。由△V FB 计算出的电荷密度，除可动电荷外，还包含SiO 2陷阱电荷的变化。而且对于厚SiO 2和高掺杂衬底的MOS 样品，不适于高频C-V 测试，BT 法失效。

2 高温准静态测试Nm

在足够高的温度（≥250℃）下，Si 趋于本征导电，MOS 电容的位移电流i c =αCox 为

常数，不随斜坡电压变化。当SiO 2中存在Na +、K +等可动离子时，由于高温激活，这些可动离子可随斜坡电压极性的变化，从SiO 2一边流向另一边，形成一个峰值电流叠加在i c 上，见图10

若总电流为i ，则可动电荷数密度：

t 2

Nm=1/（A ﹒q ）·∫（i －i c

）﹒dt t 1

式中dt=1/α﹒dv ，（α=dV/dt 为常数）代入上式得

V2

Nm =1/（A ﹒q ﹒α）﹒∫（i －α﹒Cox ）﹒dV （30）

V1

由图11看出，Nm 由i-v 曲线与i=αCox 直线围成的面积确定。此法要求MOS 电容漏电i D ＜α﹒Cox （～10-11A ）。漏电使i-v 变斜，这时，Nm 由斜线与i-v 曲线围成的面积确定。

Ec Ei Ev

E F

此法不仅适用于高衬底浓度和厚氧化层的MOS电容的测试，而且在高温下，测试可以连续进行，不需要升降温过程，因而测试效率高。

21

图11 可动离子的峰值电流

四由脉冲高频C-V确定MOS衬底中的掺杂剖面N-W

在MOS IC研制中，准确地测试衬底Si表面完整的掺杂剖面N（w）是十分重要的。在界面陷阱不高的情况下（目前工艺能达到），采用MOS电容技术，可以实现这一目的。由测试的高频C—V曲线，在耗尽区按基本公式：

N（w）=±2/（q﹒ε0﹒﹒εs）﹒〔d（1/C2）/dv〕－1（31）

W=ε0﹒εs / Csc （32）确定掺杂剖面N-W。式中“＋”对应p—Si，“－”对应n—Si。

为测到更深（w＞w max）的掺杂分布，以得到整个掺杂剖面，采用脉冲高频C—V测试。它与一般高频C—V测试的区别见图12。

+v

t

-v （a）-v （b）-v （c）

图12（a，b）一般高频C-V的扫描偏压，（c）脉冲C-V采用的脉冲式偏压

在脉冲电压下，当|ψs|＞|φF| 时，（在通常的C-V测试中，Si表面反型），衬底表面空间电荷区中的少子产生不能响应这个脉冲电压，无法形成反型层，呈现深耗尽状态，（31）

(32) 二式适用。于是可获得更大W 处的掺杂密度N 。

由于（31）（32）式是假定了耗尽近似。事实上，对于较小的W ＜2λ

(λ=[2﹒K ﹒T ﹒ε0﹒εs / (q 2﹒N)]1/2是非本征德拜长度)，多数载流子对空间电荷电容的贡献不再可略。（31）（32）式不适用。K ﹒Ziegler 等人[4] 计入多数载流子浓度，推导出了确定Si 表面掺杂剖面的新公式：

N(w)=±2 / (q ﹒ε0﹒﹒εs )﹒ [d(1/ C 2 )/dV]-1﹒g 2（w/λ） （33） g 1（w/λ）=±（K ﹒T/q ）﹒C 2/（1－C/Cox ）2 ﹒d （1/C 2）/dV (34)

式中

w/λ=（g －lng －1）1/2 （35）

g 1= －2﹒g / (1－g) ＋(1－g) / (w/λ)2 (36)

g 2=1/ (1－g)﹒[1－2﹒(w/λ)2﹒g / (1－g)2] (37)

新公式使MOS 电容技术获得直到半导体表面的掺杂剖面。计算步骤：从C-V 曲线，由（34）式计算出g 1；从(35) (36) (37)式得到的w/λ－g 1和g 2－g 1的关系曲线图，从对应的g 1得g 2和w/λ值;由C —V 曲线，g 2值及（33）式得N(w);由λ=[2﹒K ﹒T ﹒ε0﹒﹒εs / (q 2﹒N)]1/2及w/λ值得w 。

此法可用于研究Si 衬底掺杂的氧化再分布及低剂量离子注入（MOS FET 沟道注入）掺

杂剖面。图13是CSM 系统利用新公式和脉冲C-V 测试获得的B 注入掺杂剖面。

为了准确测定离子注入的N-W 分布。在MOS 电容样品的制备中，要求：1）同类型杂

质注入，即n-Si 注磷，p-Si 注硼；2）注入后要充分退火。实践中发现：采用RTA （钨灯 1050℃，45秒）退火,不能用脉冲MOS 技术获得N-W 分布。而在N2中热退火，（950℃，40分），则可获得完整的N-W 剖面（见图13）. 3)注入前样品Si 热生长一层优质SiO2(Dit 低,

τg 长).tox 可在1000 ?以内.4)不适于高剂量(＞1012cm 2)离子注入的测试.

1.00E+15

1.00E+16

0.00.20.40.6

0.8 1.0 1.2

Microns I o n s /c m

3

图13 B 注入剖面

五 脉冲高频C-t 法。

通常从MOS电容的瞬态C-t曲线，根据Zerbst图解法求出Si表面空间电荷区（scr）的少子产生寿命τg和表面复合速度S 。τg、S直接影响DROM的刷新时间，CCD的转移效率和pn结的漏电。也是Si材料和氧化工艺质量的一个重要标志。

1 理论及Zerbst图解法[5]

在P MOS电容的栅电极上，加一个从负到正的单阶跃电压，见图14(a),半导体表面处的空穴排斥向体内,形成一耗尽空间电荷区。表面空间电荷区产生电子空穴对。电子移向Si 表面形成反型层;空穴在电场作用下移向耗尽区边缘,中和那里的受主,使耗尽区变窄.随着反型层电子n的增加,产生过程减弱,而电子-空穴的复合过程增强,直至产生-复合过程达到动态平衡:耗尽区不再变窄,表面反型电子数达到平衡值.这种从非平衡到平衡的弛豫恢复过程可用图14（b）所示的MOS电容的高频C-t曲线表征。图中C0 , Cf分别为MOS电容的初始值和平衡值。T0是弛豫恢复时间或反型时间。设单位面积的氧化层电容为Cox，耗尽电容为Csc，耗尽深度为W，则MOS电容随时间变化可以写成：

1/C（t） = 1/Cox + 1/Csc（t）（38）式中Csc（t）=ε0﹒εs/w（t）。单位时间，单位面积的耗尽区的电子产生率为[5]

dn/dt = n i / (2﹒τg)﹒（W-Wf）+n i ﹒S (39) 式中n是硅表面的电子密度，τg是少子产生寿命,S是表面的复合速度, Wf是平衡时的耗尽层宽度,n i是本征载流子密度.栅上单阶跃电压 V = V FB+Vox+Ψs 其中平带电压V FB不随时间变化,在t＞0时

dV/dt = dVox/dt + dΨs /dt = 0 (40) 而

V ox =q﹒(N﹒W＋n) /Cox (41)

Ψs = q﹒N﹒W2 /（2﹒ε0﹒εs）(42) 联合以上各式得:

d(1/C)2/dt - n i / (τg﹒N﹒Cox)﹒(1/ C－1/Cf)＋2﹒n i / (ε0﹒εs﹒N﹒Cox)﹒S=0 (43) (43)式就是著名的Zerbst方程。作－d（1/C）2/dt －(1/ C－1/Cf)曲线。由曲线线性部分的

斜率= n i / (τg﹒N﹒Cox) , 得τg；

由曲线在－d（1/C）2/dt轴上的

截距=2﹒n i / (ε0﹒εs﹒N﹒Cox)﹒S ，得S 。

2 简化法求τg ，S

上述换算过程的数据处理十分繁琐，而且由于产生中心的异向分布，寄生电容及边缘效应，使Zerbst曲线无线性区，无法求出τg。因而，从Zerbst瞬态方程出发已发展了一些较为简易的换算法，如

（1）K·Tanigachi[6]提出直接用三角波电压扫描C-V曲线，可以同时测量τg和S 。此法要求在两个合适的扫描速度下，扫出特定偏压范围的两条C-V曲线，而且只有scr产生和表面产生可比较的情况下才有效

（2）R·F·Pierret[7]只计入scr产生，并对耗尽区宽度进行修正

（w= w－ξw f）后，求出瞬态微分方程的积分解，从而提出由C-t曲线上适当三点求出τg。

（3）两点法[8]。只计入scr产生，直接求解瞬态微分方程，即可从C-t曲线求出τg 。

实践中，在MOS电容栅极上加一从反型到（更）反型的单阶跃电压，便可使弛豫恢复过程以scr的少子产生为主，表面复合项可以忽略。上述方法（2）（3）成立。但它们假定在积分范围内，少子产生寿命为常数。在Zerbst曲线无线性区时，此条件不满足。但仍可获得τg的估计值

3更为直接简单的估计方法是：

（1）直接从积累→反型→积累扫描。由C-V曲线的深耗尽程度定性估计τg 。

（2）作C-t曲线，其反型时间T0也可用来定性估计τg 。

六热电子发射技术

MOS集成电路在向超大规模发展的过程中，器件尺寸越来越小（沟道长度＜1μm），

栅介质膜越来越薄（达100?以下），以至在正常工作电压下，SiO2膜的电场强度很高，使SiO2膜的击穿成为IC基本失效模式。同时因为Si和SiO2中存在高电场，将有热电子或热空穴自Si向SiO2发射。它们或是NF隧道注入（即NFTEI或 NFTHI）；或是雪崩注入（即AEI 或AHI）。这些热载流子可以使SiO2中的陷阱充电或放电。且由于高能电子的电离碰撞，在SiO2中和Si/SiO2界面处产生新的氧化物陷阱Not和界面陷阱Dit。陷阱的产生和充放电,将导致MOSFET阈值电压V T和跨导g m等参数的变化，造成IC性能退化或失效。

通常采用MOS电容或MOSFET的TDDB（与应力时间相关的介质击穿）应力试验[9]，以研究：1）介质击穿特性；2）TDDB 与MOSC-V技术结合研究Not和Dit的变化，以研究IC 参数退化机理。通过工艺研究，改进IC的可靠性。

TDDB，一般是在一定的温度下（170-250℃），测试样品承受应力电场（1-10Mv/cm）的时间，及相应的Not,Dit（或V T，g m）变化；或在一定温度下，保持恒定的注入电流（i g=1.5uA ——5mA/cm2）,测试应力电压随应力时间的变化及相应的Not,Dit值(或V T,g m值).TDDB是短沟道器件可靠性研究的有效工具.

参考资料

[1] 集成电路中栅介质膜的C-V测试误差分析及其修正模型

半导体技术1994年第1期P37 陈永珍

[2] Si-SiO2界面特性的研究1—用准静态技术测量界面态的能量分布

微电子学1979年第2期P52 陈永珍

[3] C．N．Berglond , IEEE Trans．Electron Devices ，ED-13 P701 (1966)

[4] K．Ziegler，E．Klausmann and S ．Kar ，Solid-state Electronics，18，189（1975）

[5] M．Zerbst , Z．Angew ,Phys , 22 , P30 (1966)

[6] K．Tanguch , Solid-State Electronics ，21 ，8 ，P1057(1978)

[7] R．F．Pierret．IEEE Trans．Electron Devices，ED—25，9，P1157(1978)

[8] MOS C-T测试—二点法估计少子产生寿命陈永珍

[9] Time-Dependent Dielectic Breakdown of Thin Thermally Grow SiO2 Films

Kikuo Yamabe and Kenji Taniguchi，IEEE Trans．Electron Devices ，ED-32，2，P423 (1985)