电子时钟数电实习报告

北华大学

数字电子实习报告

报时式数字钟

姓名：张悦

班级：通信14-2

学号：201416060231

院系：电气信息工程学院

指导教师：邹彦

实习日期：2016年5月16日—20日

目录

一、实习目的和任务 (1)

二、软件介绍 (2)

三、电路设计 (4)

四、原理图与仿真结果 (5)

五、实习体会 (14)

六、参考文献 (15)

七、教师评语 (16)

一、实习目的和任务

1、实验目的

1）熟悉QuartusII 软件的使用，初步掌握完成电路设计的基本步骤：建立工程、输入、编译、仿真和下载。

2）初步掌握图形输入的基本方法。

3）掌握用数字可编程逻辑器件实现基本电路的设计过程和设计方法，如：报时式数字钟的设计。

4）培养学生严谨、细致、实干的科学作风，要求必须独立完成设计电路、完成调试及总结报告的全过程。

2、实验任务

利用QuartusII设计并实现报时式数字钟。要求如下：1）数字钟能够显示24进制时、60进制分、60进制秒。

2）数字钟能够于每小时的59分51秒开始进行报时，往后每两秒进行一次报时，一共进行五次报时且最后一声发高音。

3）采用层次化、原理图设计、并对各模块进行功能仿真；

4）对所完成的设计进行编译、综合、编程下载，并完成硬件调试。

1

二、软件介绍

Altera 的QuartusII 可编程逻辑软件属于第四代PLD 开发平台。Altera 是世界上最大可编程逻辑器件的供应商之一，QuartusII 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。QuartusII 设计软件是业界唯一提供FPGA 和固定功能HardCopy 器件统一设计流程的设计工具，界面友好，使用便捷，在QuartusII 上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载等整个设计流程。

（1）开放的界面

QuartusII 具有开放性、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHDL、VerilogHDL 以及 AHDL （AlteraHardwareDescription Language）等多种设计输入形式（本书主要针对原理图输入的设计方法进行讲解），内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程。

（2）与结构无关

QuartusII支持Altera公司的MAX3000A系列、 MAX7000系列、MAX9000系列、 ACEX1K 系列、APEX 20K 系列、APEX II 系列、FLEX 6000 系列、FLEX 10K 系列，支持MAX7000/MAX3000 等乘积项器件。支持 MAX II CPLD 系列、Cyclone 系列、Cyclone II、StratixII 系

列、 StratixGX 系列等。此外， QuartusII 通过和DSPBuilder 工2

具与Matlab/Simulink相结合，可以方便地实现各种DSP 应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。使用者无需精通器件内部的复杂结构，只需用自己熟悉的设计输入工具，如原理图或硬件描述语言进行设计。QuartusII 将这些设计转换为目标结构所要求的格式，设计处理一般在数分钟内完成。

（3）完全集成化

QuartusII 的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。

（4）丰富的设计库

QuartusII 提供丰富的库单元供设计者调用，支持IP 核，包含了LPM/MegaFunction 宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。QuartusII 软件还允许设计人员添加自己认为有价值的宏功能模块，充分利用这些逻辑功能模块，可大大减少设计工作量。

（5）模块化工具

设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。

3

三、电路设计

1．启动QuartusII 软件

2．启动File\New\New Quartus II Peoject 菜单，建立新工程。

3．新建原理图文件，打开原理图编辑器，进入原理图编辑状态。

4．按照所设计的原理图在编辑区内画出，进行编译。完整电路图如图所示。

5．按照实验箱外设对照表锁定管脚并下载到目标芯片。

（1）报时式数字钟电路设计

时钟电路由防抖动模块；分频模块；报时模块；时、分、秒计数模块；动态显示模块LED_display共4个模块组成。各模块组成报时式数字钟电路如图一所示。

图一、报时式数字钟电路原理图

4

四、原理图与仿真结果

（1）防抖动模块

图二A、CLOCK_I防抖动电路原理图

图二B、CLOCK_I防抖动电路封装图5

（2）分频模块

图三A、CLOCK_Q原理图

图三B、CLOCK_Q封装图6

（3）时间计数器模块

时间计数器模块由24进制时、60进制分、60进制秒计数器及一个数据选择器控制模块组成。

1）24进制时计数器

24进制时计数器由两片74SL160并联使用置数法构成，电路原理图如图四所示。

图四A、CLOCK_H时计数器电路原理图

图四B、CLOCK_H时计数器电路分装图

7

2）60进制分计数器

60进制分计数器由两片74SL160并联使用置数法构成，电路原理图如图五所示。

图五A、CLOCK_M分计数器电路原理图

图五B、CLOCK_M分计数器封装图

8

3）60进制秒计数器

60进制秒计数器由两片74SL160并联使用置数法构成，电路原理图如图六所示。

图六A、CLOCK_S秒计数器电路原理图

图六B、CLOCK_S秒计数器电路封装图

9

4）控制模块

控制模块控制整个时钟系统工作，调时，清零等功能，原理图如图七。

图七A、CLOCK_E控制模块电路原理图

图七B、CLOCK_E控制模块电路封装图

10

（4）报时模块

报时模块用来控制高（CLK1K）、低（CLK500）音信号的输出报时电路原理图如图八所示：

图八A、CLOCK_Y报时模块电路原理图

图八B、CLOCK_Y报时模块电路封装图

11

（5）动态显示模块LED_display

LED_disply为6位数码管的动态显示电路，由六进制计数器（74161）、8选1数据和7段译码器（7448）组成。其电路原理如图九所示。

Display_1

Display_2

图九A、Display显示模块原理图

12

图九B、Display显示模块封装图

实验结果

连接硬件电路，将分配引脚的电路图编译之后下载到试验箱中，实物效果如下图所示：

实验结果显示

13

五、实习体会

这学期，我们进行了为期一周的数字电子技术实习，对于数字

电子我们不仅开设课程、实验、这次还进行了实习。这一课程设计

使我们将课堂上的理论知识有了进步的了解，并增强了对数字电子

技术这门课程的兴趣。了解了更多电子元件的工作原理，如：74LS160、74LS161、74LS138、74LS148、74LS151、74LS194等。同时也发现自己对数电知识和电子设计软件掌握得不够。其次在此次设计过程中

由于我们频繁的使用一电子设计软件如：QuartusII 。因此使我进

一步熟悉了软件的使用，同时在电脑的电子设计和绘图操作上有了

进一步提高。

我认识到：数电设计每一步都要细心认真，因为任何一步出错的话，都会导致后面的环节发生错误。在设计过程中遇到了一些问题，尤其是在下载的时候，总出现失败，使得我查找各种相关资料，在

增长知识的同时增强解决问题和动手的能力，锻炼我做事细心、用心、耐心的能力。这一课程设计，使我向更高的精神和知识层次迈

向一大步。在以后的学习生活中，我会努力学习，培养自己独立思

考的能力，积极参加多种设计活动，培养自己的综合能力，从而使

得自己成为一个有综合能力的人才而更加适应社会。

14

六、参考文献

[1]周维芳白庆华曲萍萍主编.电子技术实验.中国广播影视出版社，2014年8月.

[2]康光华主编.电子技术基础.数字部分（第六版）.北京：高等教育出版社，2013.

[3]王辉主编.MaxplusII和QuartusII 应用与开发技巧[M]北京：机械工业出版社，2009.

15

七、教师评语（单起一页）

教师评语：

成绩：

教师签字：16