NT96650&NT96655_DDR3_Layout_layout注意事项

HW System Application

NT96650

Digital Still Camera Processor

DDRIII Layout Guide

2012/12/26

DDRIII Layout Guide

Define (DR_D0~D7 , DR_DQM0) : Data byte0 group

(DR_D8~D15 , DR_DQM1): Data byte1 group

(DR_A0~A13 , DR_BA0~BA2) : Address group

(DR_CAS#,DR_RAS#,DR_WE#,DR_CKE) : Command goruop

1.Placement

DSP與DDRIII 的擺放位置請儘量靠近,讓所有DRAM相關走線越短越好

2.Impedence

a).Differential = 100 ohm.

(DR_CLK/DR_CLK# , DR_DQS0/DR_DQS0# , DR_DQS1/DR_DQS1#)

b).Single-ended = 50 ohm.

(DR_D0~D15 , DR_DQM0~DQM1 , DR_A0~A13 , DR_BA0~BA2

DR_CAS# , DR_RAS# , DR_WE# , DR_CKE )

3.Data / DQS

a). Data的走線長度不可以超過1200 mil

b).全部的Data訊號都走線在同一層

(Data byte0,Data byte1,DR_DQS0,DR_DQS0#,DR_DQS1,DR_DQS1#)

c). Data的走線層必須是在內層

d). Data走線層的相鄰層必須要有完整的reference ground

以六層板為例,如下圖的疊構,Data的走線必須走在L3

Top

L2 -GND

L3 -Signal

L4 -Signal

L5 -Power

Bottom

e). Data byte0跟(DR_DQS0/DR_DQS0#)的走線長度差異要<150 mil

Data byte1跟(DR_DQS1/DR_DQS1#)的走線長度差異要<150 mil

https://www.360docs.net/doc/3915604762.html,mand / Address / Clock

a).(DR_CLK/DR_CLK#)和(DR_DQS0/DR_DQS0#,DR_DQS1/DR_DQS1#)

的走線長度差異要<600 mil

b). (Address , Command)和(DR_CLK/DR_CLK#)

的走線長度差異要<300 mil

5.VREF

a).在DSP和DRAM 的VREF pin 端都必須要有bybass capacitor

bypass capacitor一定要分別擺放在接近DSP端和接近DRAM端

b).VREF的走線請用ground做shielding (ex. GND/VREF/GND)

並注意鄰近的上下層是否有高頻訊號會去干擾到VREF

6.Power / GND

a).AVDD_DR_1V的電源必須要跟Core power (VDDK) 1V做隔離

b).AVDD_DR_1V的bybass capacitor請放兩顆,一各1uF ,一各1nF

c).在DSP和DRAM 端的1.5V power pin 端都必須要有bybass capacitor

d).給DDRIII相關走線參考的ground plane必須要完整