一种基于FPGA的嵌入式块SRAM的设计

万方数据

第１０卷第６期

电子与封装

存储器功能外，还可实现不同数据宽度的存储，且可用作ＲＯＭ，以实现组合逻辑函数。当初始化了ＢＲＡＭ后，一组地址输入就对应了一组数据的输出，根据数据和地址的对应关系，就能实现一定的函数功能，ＢＲＡＭ之所以能实现函数逻辑，原因是它拥有足够的存储单元，可以把逻辑函数所有可能的结果预先存入到存储单元中。如实现４×４二进制乘法器：

Ⅵ３：０】×Ⅲ３：０】＝Ｄ［７：０】

即由地址来查找数据，如同ＬＵＴ。在ＦＰＧＡ中，还可用Ｂ鼬～Ｍ来实现ＦＩＦＯ中的存储体模块，ＣＬＢ实现控制逻辑，设计紧凑，小巧灵活。

５

结论

披乘数

Ｋ

墨

Ｅ墨

图７４位乘法器

Ｄ０

Ｄｌ

Ｄ２

Ｄ３

见见

坟

Ｄ＿

存储器也越来越多地应用于嵌入式芯片中。本文设计了一种应用于ＦＰＧＡ的嵌入式存储器结构，符合一般的双端ＳＲＡＭ功能，且具有ＦＰＧＡ功能块的可配置选择，灵活性很高。参考文献：

【１１ＲＡＢＡＥＹＪＭ，ｃＨｌＡＮＤＲＡＫＡＳＡＮＡ．ＤｉｇｉｔａｌＩｎｔｅｇｒａｔｅｄ

Ｃｉｒｃｕｉｔｓ

ａ

ＤｅｓｉｇＩｌＰｒｅｓｐｅｃｔｉＶｅ［Ｍ】．北京：清华大学出版

社，２００４．５１８－５２３．

【２１Ｊｉｎｎ－Ｓｈｙ锄矾缸培．ｋｌｗ－ＰｏｗｅｒＥｍｂｅｄｄｅｄＳＲＡＭｗｉｔｈ

ｔ量圮

Ｃｕ“ｅｎｔ－ＭｏｄｅｗｒｉｔｅＴｅｃｈｎｉｑｕｅ【Ｊ】．ＩＥＥＥＳ０１ｉｄ—Ｓｔａｔｅ

Ｃｉｒｃｌｌｉｔｓ，２０００，３５：１１９?１２４．

【３】甘学温．数字ｃＭＯＳＶＬＳｌ分析与设计基础［Ｍ】．北京：

北京大学出版社，１９９９。

作者简介：

胡小琴（１９８５一），女，安徽池州人，电子科技大学硕士，研究方向为数字ＦＰＧＡ内部电路设计Ｉ

赵建民（１９诈），男，四川成都人，

电子科技大学副教授，研究方向为功率半导体器件、功率集成电路与专用

集成电路的研究开发，

肖培磊（１９８３－），男，山东泰安人，电子科技大学硕士，如今系统越来越高级，数字电路也高度集成，

研究方向为数模混合电路设计。

⑧④：墓ｊ⑧

中芯国际和ⅥｒａｇｅＬｏｇｉｃ拓展伙伴

芯原宣布其ｚＳＰ数字信号处理器核关系至６５ｎｍ低漏电工艺

及ＳｏＣ平台将全面支持ＷｅｂＭ

备受半导体产业信赖的ＩＰ供应商ⅥｒａｇｅＬｏｇｉｃ公司和中国最先进的半导体制造商中芯国际集成电路有限公司于５月２４日宣布其长期合作伙伴关系扩展到包括６５ｎｍ的低漏电（１ａｗ－ｌｅａｋａｇｅ）工艺技术。根据协议条款，系统级芯片《ＳＯＣ）设计人员将能够使用ⅥｍｇｅＬ０９ｉｃ开发的基于中芯国际６５衄低漏电工艺的ｓｉｗａｒｅ（１Ｍ）存储器编译器、Ｓｉｗａ托（１Ｍ）逻辑库、ＳｉＰｒ０（１Ｍ）ＭＩＰＩ硅知识产权（ＩＰ）和ＩｎｔｅＵｉ（１Ｍ）

ＤＤＲ

ＩＰ。这一联合协议是ｖｉｒａｇｅＬｏｇｉｃ与业界领先的代工

厂业务扩展战略的一个组成部分，也是中芯国际承诺为其客户提供一个完整的ＩＰ解决方案的兑现。

（本刊通讯员）

．１８．

５月２０日，芯原宣布其可授权ｚＳＰ数字信号处理器核和ＳｏＣ平台将支持包括Ｖｌ＇８视频解码器的ｗ曲Ｍ。此举可以帮助芯原客户通过基于ＺｓＰ的平台来解析ｗ曲Ｍ内容。现在，芯原可授权基于ｚＳＰ核及ｓｏｃ平台的优化ｗ曲Ｍ。

芯原是一家领先的可授权数字信号处理器核以及定制芯片解决方案供应商。芯原的ｚｓＰ核被广泛应用于当今各种移动和多媒体产品中，并拥有大量在语音、音频和视频市场经过验证的优化软件。芯原的ｚＳＰ核及软件已成功被应用于数字电视、机顶盒、手机、ｖｏＩＰ终端、数据调制解调器卡、蓝光ＤＶＤ播放器，家庭影院以及其他同类产品，并在

世界各地大量生产。（本刊通讯员）

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乘数

万方数据

一种基于FPGA的嵌入式块SRAM的设计

作者：胡小琴，赵建明，肖培磊， HU Xiao-qin， ZHAO Jian-ming， XIAO Pei-lei

作者单位：胡小琴,肖培磊,HU Xiao-qin,XIAO Pei-lei(电子科技大学,成都,610054;中国电子科技集团公司第58研究所,江苏无锡,214035)，赵建明,ZHAO Jian-ming(电子科技大学,成都

,610054)

刊名：

电子与封装

英文刊名：ELECTRONICS AND PACKAGING

年，卷(期)：2010,10(6)

参考文献(3条)

1.甘学温数字CMOS VLSI分析与设计基础 1999

2.Jinn-Shyan Wang Low-Power Embedded SRAM with the Current-Mode Write Technique[外文期刊] 2000(1)

3.RABAEY J M;CHANDRAKASAN A Digital Integrated Circuits a Design Prespeetive 2004

本文链接：https://www.360docs.net/doc/3216724251.html,/Periodical_dzfz201006005.aspx

音乐盒设计

基于89c52单片机音乐播放的设计安庆师范学院物理与电气工程学院

1、设计任务和要求 (1) 2、总体设计 (1) 3、硬件设计 (2) 3.1 硬件电路 (2) 3.2 原理说明 (2) 4、软件设计 (2) 5、仿真、安装和调试 (5) 6、收获与体会 (6) 附件1：元件清单 (6) 附件2: 总仿真电路图 (7) 附件3：音乐程序 (8)

音乐盒设计 1、设计任务和要求 (1)利用I/O口产生一定频率的方波，驱动蜂鸣器，发出不同的音调，从而演乐曲。 (2直接当前播放的歌曲。 (3)可通过功能键选择播放上一首、下一首和暂停播放歌曲。 2、总体设计 (1)要产生音频脉冲，只要算出某一音频的周期(1/音频),然后将此周期除以2,即为半周期的时间,利用定时器计时这个半周期时间,每当计时到后就将输出脉冲的I/O反相,然后重复计时此半周期时间再对I/O口反相,就可在I/O脚上得到此频率的脉冲 (2)利用8052的内部定时器使其工作在计数器模式MODE1下,改变记数值TH0及TL0以产生不同频率的方法。例如频率为523HZ,其周期T=1/523=1912微秒,因此只要令计数器定时956/1=956在每记数9次时将I/O口反相,就可得到中音D0(523HZ)。记数脉冲值与频率的关系公式如下： N=Fi/2/Fr N：记数值 Fi：内部计时一次为1微秒．故其频率为1MHZ Fr；要产生的频率 (3)：起记数值的求法如下： T＝65536－N＝65536－Fi／2／Fr 例如：设K＝65536，F＝＝Fi＝1MHZ，求低音D0（523HZ），高音的D0（1046HZ）的记数值。 T＝65536－N＝65536－Fi／2／Fr＝65536－／2／Fr＝65536－500000／Fr 低音D0的T＝65536－500000／262＝63627 中音D0的T＝65536－500000／523＝64580 高音D0的T＝65536－500000／1047＝65059

基于FPGA的多功能数据选择器设计与实现

基于FPGA的多功能数据选择器设计与实现章军海201022020671 [摘要]传统的数字系统设计采用搭积木式的方法来进行设计，缺乏设计的灵活性。随着可编程逻辑器件(PLD)的出现，传统设计的缺点得以弥补，基于PLD的数字系统设计具有很好的灵活性，便于电路系统的修改与调试。本文采用自顶向下的层次化设计思想，基于FPGA设计了一种多功能数据选择器，实现了逻辑单元可编程、I/O单元可编程和连线可编程功能，并给出了本设计各个层次的原理图和仿真时序图；本文还基于一定的假设，对本设计的速度和资源占用的性能进行了优化。 [关键词]层次化设计;EDA;自顶向下；最大时延 0引言：在现代数字系统的设计中，EDA(电子设计自动化)技术已经成为一种普遍的工具。基于EDA技术的设计中，通常有两种设计思想，一种是自顶向下的设计思想，一种是自底向上的设计思想[1]。其中，自顶向下的设计采用层次化设计思想，更加符合人们的思维习惯，也容易使设计者对复杂系统进行合理的划分与不断的优化，因此是目前设计思想的主流。基于层次化设计思想，实现逻辑单元、I/O单元和连线可编程可以提高资源的利用效率，并且可以简化数字系统的调试过程，便于复杂数字系统的设计[2][3]。 1系统原理图构架设计 1.1系统整体设计原理本设计用于实现数据选择器和数据分配器及其复用的I/O端口和连线的可编程却换，提高系统的资源利用效率。系统顶层原理框图如图1所示，系统拥有两个地址选择端口a0、a1，一个功能选择端口ctr，还有五路I/O复用端口。其中，地址选择端口用于决定数据选择器的数据输入端和数据分配器的数据输出端；功能选择端口用于切换数据选择器和数据分配器，以及相应的I/O端口和连线；I/O复用端口数据的输入和输出，其功能表如表一所示。图1顶层模块原理图表一顶层系统功能表

基于FPGA的电子抢答器的程序设计

基于FPGA的电子抢答器的程序设计摘要随着科学技术日新月异，文化生活日渐丰富，在各类竞赛、抢答场合电子抢答器已经作为一种工具得到了较为广泛的应用。顾名思义，电子抢答器是一种通过抢答者的指示灯显示、数码显示和警示显示等手段准确、公正、直观地判断出最先获得发言权选手的设备。此次设计有4组抢答输入，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。当第一抢答者按下抢答开关时，该组指示灯亮以示抢答成功。同时，电路也具备自锁功能，保证能够实现在一路成功抢答有效后，其他三路均不能抢答。本设计基于VHDL语言，采用FPGA为控制核心，并结合动手实践完成，具有电路简单、操作方便、灵敏可靠等优点。该四路抢答器使用VHDL硬件描述语言进行编程，分为七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。编程完成后，使用QuartersII工具软件进行编译仿真验证。关键词：VHDL，FPGA，四路抢答器，仿真

目录 1 概述 (1) 1.1 设计背景 (1) 1.2 抢答器现状 (1) 1.3 本论文主要完成的工作 (1) 1.4 设计心得 (2) 2 开发工具简介 (3) 2.1 VHDL语言简介 (3) 2.2 FPGA开发过程与应用 (4) 2.2.1 FPGA发展历程及现状 (4) 2.2.2 FPGA工作原理 (4) 2.2.3 FPGA开发流程 (5) 2.3 Quartus II软件 (6) 3系统设计 (8) 3.1 系统设计要求 (8) 3.2 系统设计方案 (8) 3.2.1 系统硬件设计方案 (8) 3.2.2 系统软件设计方案 (8) 3.3.3 系统原理详述 (10) 4 电路程序设计及仿真 (12) 4.1 抢答锁存模块设计 (12) 4.1.1 VHDL源程序 (12) 4.1.2 抢答锁存电路的模块 (13) 4.2 仿真 (14) 总结 (15) 致谢 (17) 参考文献 (18)

基于51单片机数字音乐盒的设计

单片机实物设计题目: 单片机音乐盒设计班级： K0312416-17 姓名：湛俊朱斌杨裕庆学号：K031241705 K031241632 K031241737

摘要本设计是一个基于STC89C51RC系列单片机的音乐盒，依据单片机技术原理，通过硬件电路制作以及软件编译，设计制作出一个多功能多功能音乐盒。该音乐盒主要由按键电路、复位电路、时钟电路以及蜂鸣器组成。本音乐盒共有四首歌曲，用4个按键控制。播放歌曲时，蜂鸣器发出某个音调。本设计利用KEIL编程软件对音乐盒源程序进行编程并调试，配合PROTEUS 仿真软件对硬件进行仿真调试，节约了设计时间。【关键词】STC89C51RC 按键蜂鸣器 LCD1602液晶

目录前言 ................................................................................................................................. 第一章工作原理 .............................................................................................................. 1.1设计目标 ............................................................................................................... 第二章软件设计与分析................................................................................................... 2.1 软件设计的组成................................................................................................... 2.2 各部分软件分析 ................................................................................................. 2.2.1 延时165MS,即十六分音符子函数 .......................................................... 2.2.2 延时1MS子函数...................................................................................... 2.2.3 定时器0中断子函数 .............................................................................. 2.2.4 播放音乐子函数...................................................................................... 2.5 定时器1中断子函数.................................................................................. 2.6 按键扫描子函数 ......................................................................................... 2.2.7 主函数..................................................................................................... 2.3 总源程序 ............................................................................................................ 第三章软件仿真 .............................................................................................................. 3.仿真图...................................................................................................................... 3.1 元件清单 ............................................................................................................... 总结 ..................................................................................................................................... 参考文献..............................................................................................................................

基于FPGA的脉冲发生器的设计

【基础?应用】基于FP GA 的脉冲发生器的设计 ① 张　涛 (北方交通大学电子信息工程学院,北京100044)【摘　要】　以脉冲发生器为研究对象,介绍了脉冲发生器的基本原理、硬件构成和实现方法,阐述了一种基于DSP -FP G A 数字系统的PWM 控制脉冲生成方法,并给出了仿真及实测实验结果。【关键词】　脉宽调制;脉冲发生器;可编程门阵列 1　FP G A 简介 FP G A (Field Programmable G ate Array ,可编程门阵列)是美国Xinlinx 公司推出的一种采用单元型结构的新型PLD 器件。它采用CMOS 、SRAM 工艺制作,在结构上与阵列型PLD 不同,它的内部由许多独立的可编程逻辑单元构成,各逻辑单元之间可以灵活地相互连接,具有密度高、速度快、编程灵活和可重新配置等诸多优点。FP G A 已成为当前主流的PLD 器件之一。 1.1　PLD 的主要特点 (1)缩短研制周期。 (2)降低设计成本。用PLD 来设计和改造电子产品可以大幅度地减少印制板的面积和接插件,降低装配和调试费用。 (3)提高设计灵活性和可靠性。大量分立式元器件在向印制板上装配时,往往会发生由于虚焊或接触率近似于线性增加,且线性斜率较小;肝脏中大小不同的散射源对不同频率的声波存在有不同的散射效应。由于肝脏组织结构的非均匀性、复杂性及其各部分散射相关长度分布的不一致性,其散射谱随深度增加而衰减变化,并非完全呈线性关系,而呈现较复杂的关系变化。 ⑵肝叶边缘部分及表层区域,其结构散射近似呈瑞利散射特征;肝叶表层以下与肝叶中心之间的中间区域,其结构散射呈随机散射特征;肝叶中心区域,其结构散射呈扩散漫射特征,也有较强的反射。 ⑶利用区域结构散射特征谱,不仅可对各特征区域组织微结构作出粗略估计,而且可通过区域散射谱特征的变化,对生物软组织的生理病理变化的判断提供依据。综上所述,利用超声散射谱分析,可为B 超的形态学图像信息诊断提供一个组织特征的信息,在临床上是有应用前景的。参考文献 [1]Luigi Landini et al.IEEE Trans on U FFC.1990,37(5):448-456 [2]陈启敏等.声学学报.1995,Vol.21,No.4:692-699 [3]E.J.Feleppa ,et al.IEEE Annual International Conference ,EMB ,1990;12(1):337 (责任编辑:常　平) 2003年4月第19卷第2期武警工程学院学报JOURNAL OF EN GG COLL EGE OF ARMED POL ICE FORCE Apr.2003Vol.19No.2 ①收稿日期:2002-12-06作者简介:张涛(1968.07-),1994年毕业于西安交通大学工业电器自动化专业,现在北方交通大学电子信息工程学院电子与信息工程专业攻读硕士学位。

FPGA四路电子抢答器设计

课程设计报告专业班级课程 FPGA/CPLD原理及应用题目四路电子抢答器设计学号姓名同组人成绩 2013年5月

一、设计目的 1.进一步掌握QUARTUSⅡ软件的使用方法； 2.会使用VHDL语言设计小型数字电路系统； 3.掌握应用QUARTUSⅡ软件设计电路的流程； 4.掌握电子抢答器的设计方法。二、设计要求 1.系统总体设计（1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。（2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。（3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。（4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。（5）设置一个系统清除开关，该开关由主持人控制。（6）具有犯规设置电路。超时抢答者，给予鸣喇叭警示，并显示规范组别。 2.设计方案系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta，计时使能端en时钟信号clk,复位rst；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块）。 3.如图为流程图：开始→抢答→抢答鉴别→回答→加减分数→显示↑↑ 倒计时倒计时犯规抢答或抢答后答题时间超时鸣喇叭警告。

音乐盒设计

机电学院单片机课程设计任务书设计名称：音乐盒的设计学生姓名：*** 指导教师：***** 起止时间：自*** 年* 月* 日起至*** 年*月* 日止一、课程设计目的利用AT89C51系列单片机，实现两首歌曲的依次、循环播放，并在播放歌曲的同时，与之对应的LED灯亮起，形成三种绚丽的灯光效果，制作成一个简单的音乐盒。二、课程设计任务和基本要求设计任务： 1.运用AT89C51系列单片机的技术原理，通过硬件电路制作以及软件编译，设计制作出一个多功能音乐盒； 2.运用2N2905三极管放大技术，对扬声器音频信号进行放大，实现音乐播放功能； 3.8个LED灯对应音乐的不同音阶，实现伴随音乐播放，发出不同的花样效果的功能。基本要求： 1. 能够实现设计任务的基本功能； 2. 至少设计两种音乐的播放和三种灯光效果的制作； 3. 能够完成音乐盒实物的焊接； 4. 完成设计后独立撰写3000字左右的设计报告。

目录摘要 (1) 关键字 (1) 1 概述 (2) 1.1设计意义 (2) 1.2设计方案 (2) 1.3设计内容 (2) 2 硬件设计 (3) 2.1音乐盒的结构框图 (3) 2.2单片机模块 (3) 2.2.1 AT89C51系列单片机介绍 (3) 2.2.2 最小系统 (4) 2.3扬声器模块 (4) 2.4LED显示模块 (5) 2.5按键模块 (5) 3 软件设计 (6) 3.1音乐盒的功能框图 (6) 3.2音调、节拍以及编码的确定方法 (6) 3.2.1 音调的确定 (6) 3.2.2 节拍的确定 (7) 3.2.3 编码 (8) 3.3软件程序设计 (9) 3.3.1 程序流程图 (9) 3.3.2 程序源代码 (10) 4 调试 (10) 4.1实验环境 (10) 4.1.1 PROTEUS软件简介 (10) 4.1.2 KEIL简介 (11) 4.2仿真调试 (11) 4.3花样灯3种效果 (12) 4.4实物调试 (13) 5 总结 (14) 参考文献 (15) 附录 (16) 附录1仿真电路图 (16) 附录2实物图 (16) 附录3元器件清单 (16) 附录4程序源代码及注释 (17)

基于FPGA的模拟IIC接口设计与实现

研究生课程论文课程名称基于FPGA的模拟IIC接口设计与实现授课学期2012 学年至2013 学年第一学期学院电子工程学院专业电子与通信工程学号2012011603 姓名任课教师交稿日期2013.01.10 成绩阅读教师签名日期广西师范大学研究生学院制

基于FPGA的模拟I2C接口设计与实现摘要：本文论述了I2C总线的基本协议，以及基于FPGA 的模拟I2C 总线接口模块的设计,在QuartusII软件中用Verilog HDL语言编写了部分I2C总线接口功能的程序代码，生成原理图模块。并连接好各个模块，进行了时序仿真。最后，下载到FPGA的板运行测试。关键词：I2C 接口FPGA Verilog 1课题研究意义、现状及应用分析目前市场上主流的嵌入式设备主要是微处理器、DSP等，但FPGA 以其独有的高抗干扰性、高安全性正在逐步取得开发公司的青睐，在FPGA上开发I2C势在必行。并且利用EDA 工具设计芯片实现系统的功能，已经成为支撑电子设计的通用平台，并逐步向支持系统级的设计方向发展。模块化的设计思想在软件设计过程中越来越被重视。I2C总线是Philips 公司推出的双向两线串行通讯标准，具有接口线少、通讯效率高等特点。因此，基于FPGA的I2C总线设计有着广泛的应用前景。

2课题总体方案设计及功能模块介绍本设计主要分三大模块，分别是I2C 总线接口模块、按键输入控制模块、数码管显示模块。I2C总线模块集成了I2C协议用于和总线相接EEPROM的通信；按键输入控制模块用于控制I2C模块的页读、页写、字节读、字节写功能；数码管显示模块用于显示通过I2C总线读取EEPROM中的数据。 3I2C接口设计原理 I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10 Kbps的最大传输速率支持40个组件。I2C总线的另一个优点是，它支持多主控(multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。 3.1总线的构成 I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都

8路抢答器基于fpga解析

基于FPGA的多路数字抢答器的设计摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强、运算速度高，因此便于维护，并且维护费用低。关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示目录第一章绪论................. . (2) 第二章 FPGA原理及相关开发工具软件的介绍 (3) 2.1 FPGA的简介..... . (3) 2.1.1 FPGA的发展与趋势......... .. (3) 2.1.2 FPGA的工作原理及基本特点 (4) 2.1.3 FPGA的开发流程 (5) 2.1.4 FPGA的配置... . (5) 2.2 软件介绍............... .. (6) 2.2.1 Verilog HDL的介绍........... .. (6)

2.2.2 Quartus II软件.................... .. (7) 第三章数字抢答器系统设计方案和主要模块 (8) 3.1 功能描述及设计架构...... .. (8) 3.2 抢答器程序流程图以及各模块代码分析 (10) 3.2.1 抢答器程序结构及主程序流程图 (10) 3.2.2 秒分频模块 (15) 3.2.3 倒计时以及倒计时剩5S时报警模块...... 错误！未定义书签。 3.2.4 倒计时显示及倒数计时设置显示模块 (20) 3.2.5 选手号显示及违规报警模块 (26) 3.2.6倒计时设置模块 (30) 3.2.7顶层模块 (35) 3.3 硬件电路 (37) 3.3．1 按键电路图 (38) 3.3．2 数码管显示电路图 (38) 3.3．2 蜂鸣器电路图 (39) 第四章管脚分配及功能 (40) 第五章总结 (41) 参考文献 (418) 第一章绪论 1.1 课题研究背景随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方

单片机课程设计---电子音乐盒的设计

课程设计(说明书) 电子音乐盒的设计院（系）名称工学院机械系专业名称机械设计制造及其自动化学生姓名指导教师 2013年01月12日

课程设计任务书题目: 电子音乐盒的设计课程:单片机课程设计课程设计时间 2012年12月21 日至2012年1 月3日共2 周课程设计工作内容与基本要求(设计要求、设计任务、工作计划、所需相关资料)（纸张不够可加页） 1．设计要求查阅资料，了解单片机控制单音喇叭发声原理；设计基于单片机的电子音乐盒；通过按钮可选择不同的音乐。创新设计： 1、安装复位键，暂停、播放键; 2、有6首不同的音乐用程序编出可供选择。 2. 设计任务与要求 2.1系统硬件电路设计根据该系统设计的功能要求选择所用元器件，设计硬件电路。要求用Proteus绘制整个系统电路原理图。 2.2软件设计根据该系统要求的功能进行软件设计，绘制整个系统的软件流程图；根据流程图编写程序并汇编调试通过；列出软件清单，软件清单要求逐条加以注释。 2.3 Proteus仿真用Proteus对系统进行仿真并进行软硬件调试。 2.4 编写设计说明书内容包括任务书、设计方案分析、硬件部分设计、软件部分设计、调试结果整理分析、设计调试的心得体会等，字数不少于4000字；硬件部分设计要绘制整个系统电路原理图，对各部分电路设计原理做出说明；软件设计部分要绘制整个系统及各部分的软件流程图，列出程序清单，逐条加以注释，并在各功能块前

加程序功能注释。 3．工作计划 4．主要参考资料单片机课程设计指导书皮大能北京理工大学出版社2010.7 8051单片机实践与应用吴金戎清华大学出版社2003.8 单片机技术基础教程与实践夏路易电子工业出版社2008.1 MCS-51单片机原理接口及应用王质朴北京理工大学出版社2009.11 基于Proteus的单片机系统设计与仿真实例蒋辉平机械工业出版社2009.7 指导老师签字: 日期:

基于FPGA的四路抢答器的Verilog-HDL代码

module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1 ,Led2,Led3,Buzzer); // 开始声明各个端口 //输入口 input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4; //输出口 output [0:7] Led1; //倒计时时使用的LED控制端 output [0:7] Led2; //数码管控制端 output [0:7] Led3; //分数显示数码管控制端 output Buzzer; //蜂鸣器 //各个寄存器变量声明 reg [0:7] Led1; reg [0:7] Led2; reg [0:7] Led3; reg cnt=32'b0; reg Buzzer; reg score=4’hf;//分数显示寄存器 //配置寄存器,EnFlat是表明开始抢答的标志位 reg EnFlat=1'b0; //BuClk是蜂鸣器的标志位 reg BuClk=1'b0; //BuL是做蜂鸣器的延时用 reg [0:7]BuL=8'd0; //抢答选手标志位 reg answer=3’d0; //各组分数标志位 reg score1=4’d5; reg score2=4’d5; reg score3=4’d5; reg score4=4’d5; //------------初始化模块--------------- always @ (posedge clk)//捕捉时钟 begin //初始化各按键并开始抢答 begin if(inputEn==1'b0) begin //初始化各个标志位和参数

课程设计-数字音乐盒

单片机课程设计-数字音乐盒课程设计要求：1.利用I/O口产生一定频率的方波，驱动蜂鸣器，发出不同的音调，从而演奏乐曲（最少三首乐曲，每首不少于30秒）2．采用LCD显示信息 3．开机时有英文欢迎提示字符，播放时显示歌曲序号（或名称） 4．可通过功能键选择乐曲，暂停，播放。 5．选作内容：显示乐曲播放时间或剩余时间硬件电路：本设计中用到了89C51单片机，4*4键盘，蜂鸣器，16*2 LCD，七段显示数码管LED。原理说明：当键盘有键按下时，判断键值，启动计数器T0，产生一定频率的脉冲，驱动蜂鸣器，放出乐曲。同时启动定时器T1，显示乐曲播放的时间，并动LCD,显示歌曲号及播放时间。也可在LED显示歌曲号。（1）硬件电路中用P1.0~P1.7控制按键，其中P1.0~P1.3扫描行，P1.4~P1.7扫描列。（2）用P0.0~P0.7，P2.0~P2.7控制LED,其中P0.0~P0.7控制七段码a,b,c,d,e,f,g,用P2.0~P2.7为数码管位选信号。（3）用，P2.0~P2.2作为LCD的RS,R/W,E的控制信号。用P0.0~P0.7作为LCD的D0~D7的控制信号。（4）用P3.7口控制蜂鸣器。（5）电路为12MHZ晶振频率工作，起振电路中C1,C2均为30pf。

电路图：【试验时请仔细阅读后文说明！此图仅为我站制作，并不代表原作者意愿；若您制作成功，望在网络推广。】实验控制流程图如下：

S BIT P2.0 ;定义液晶显示端口标号 RW BIT P2.1 E BIT P2.2 ;******************************************** L50MS EQU 60H L1MS EQU 61H L250MS EQU 62H SEC EQU 65H MIN EQU 64H HOU EQU 63H ;******************************************* org 0000h ljmp main ORG 000BH LJMP TT0 ORG 001BH LJMP T1INT org 1000h main: ;-----------------------;液晶初始化 MOV SP,#70H MOV P0,#01H ;清屏 CALL ENABLE MOV P0,#38H ;8位，2行显示

基于fpga的eeprom设计

二线制I2C CMOS 串行EEPROM 的FPGA设计姓名：钱大成学号：080230114 院系：物理院电子系 2011年1月1日

一、课程设计摘要：（1）背景知识： A、基本介绍：二线制I2C CMOS 串行EEPROM AT24C02/4/8/16 是一种采用CMOS 工艺制成的串行可用电擦除可编程只读存储器。 B、I2C （Inter Integrated Circuit）总线特征介绍： I2C 双向二线制串行总线协议定义如下：只有在总线处于“非忙”状态时，数据传输才能被初始化。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。图1 是被定义的总线状态。· ①总线非忙状态（A 段）数据线SDA 和时钟线 SCL 都保持高电平。 ②启动数据传输（B 段）当时钟线（SCL）为高电平状态时，数据线（SDA）由高电平变为低电平的下降沿被认为是“启动”信号。只有出现“启动”信号后，其它的命令才有效。

③停止数据传输（C 段）当时钟线（SCL）为高电平状态时，数据线（SDA）由低电平变为高电平的上升沿被认为是“停止”信号。随着“停在”信号出现，所有的外部操作都结束。 ④数据有效（D 段）在出现“启动”信号以后，在时钟线（SCL）为高电平状态时数据线是稳定的，这时数据线的状态就要传送的数据。数据线（SDA）上的数据的改变必须在时钟线为低电平期间完成，每位数据占用一个时钟脉冲。每个数传输都是由“启动”信号开始，结束于“停止”信号。 ⑤应答信号每个正在接收数据的EEPROM 在接到一个字节的数据后，通常需要发出一个应答信号。而每个正在发送数据的EEPROM 在发出一个字节的数据后，通常需要接收一个应答信号。EEPROM 读写控制器必须产生一个与这个应答位相联系的额外的时钟脉冲。在EEPROM 的读操作中，EEPROM 读写控制器对EEPROM 完成的最后一个字节不产生应答位，但是应该给EEPROM 一个结束信号。 C、3. 二线制I2C CMOS 串行EEPROM读写操作 ① EEPROM 的写操作（字节编程方式）所谓EEPROM 的写操作（字节编程方式）就是通过读写控制器把一个字节数据发送到EEPROM 中指定地址的存储单元。其过程如下：EEPROM 读写控制器发出“启动”信号后，紧跟着送4 位I2C 总线器件特征编码1010 和3 位EEPROM 芯片地址/页地址XXX 以及写状态的R/W 位(=0)，到总线上。这一字节表示在接收到被寻址的EEPROM 产生的一个应答位后，读写控制器将跟着发

简易四路抢答器

单片机课程设计预习报告班级：建电141 姓名：付鹏鑫学号：1412032031 设计题目：四位竞赛抢答器系统设计设计时间：2016.01.03~01.07 评定成绩：评定教师：

目录摘要 -------------------------------------------------------------------- 错误！未定义书签。一、任务分析： -------------------------------------------------------------------------------- 3 二、总体方案： -------------------------------------------------------------------------------- 4 2.1 可行方案--------------------------------------------------- 错误！未定义书签。 2.2 方案设计--------------------------------------------------- 错误！未定义书签。三、硬件设计： -------------------------------------------------------------------------------- 8 3.1 电路原理图 --------------------------------------------------------------------------- 8 1.AT89C51简介 ------------------------------------------------------------------------ 10 2.PCF8591简介 --------------------------------------------------------------------------- 9 3.RESPACK8及RX8简介 (12) 3.2 器件选择--------------------------------------------------- 错误！未定义书签。四、软件设计： ---------------------------------------------------- 错误！未定义书签。 4.1程序处理流程 --------------------------------------------- 错误！未定义书签。 4.2 程序流程图 ----------------------------------------------- 错误！未定义书签。 4.3 程序介绍--------------------------------------------------- 错误！未定义书签。五、调试过程： ------------------------------------------------------------------------------ 22 5.1 调试步骤----------------------------------------------------------------------------- 22 六、参考文献： ---------------------------------------------------- 错误！未定义书签。错误！未定义书签。摘要：抢答器作为一种工具，已广泛应用于各自智力与知识竞赛场合。本设计是基于C52单片机系统的四路抢答器。考虑到其限时回答功能，

数字音乐盒的设计与实现

课程设计报告课程设计名称：微机系统综合课程设计课程设计题目：数字音乐盒的设计与实现

1总体设计方案 1.1题目介绍与要求本次课程设计的任务是运用伟福Lab8000试验箱和keil软件设计并实现一个数字音乐盒，要求采用I/O产生一定频率的方波，从而驱动蜂鸣器发出不同的音调，演奏乐曲；并且需要采用七段数码管显示当前播放的歌曲序号和播放时间；还得通过数字键盘直接选择乐曲，控制选择上一曲和下一曲音乐，具有暂停和播放控制功能。 1.2设计思路 1.2.1音调的产生频率的高低决定了音调的高低。音乐的十二平均率规定：每两个八度音（如简谱中的中音1和高音1）之间的频率相差一倍。在两个八度音之间又分为十二个半音。另外，音名A （简谱中的低音6）的频率为440Hz,音名B到C之间、E 到F之间为半音，其余为全音。由此可以计算出简谱中从低音1到高音1之间每个音名对应的频率，所有不同频率的信号都是从同一个基准频率分频得到的。要产生音频脉冲，只要算出某一音频的周期（1/频率），然后将此周期除以 2,即为半周期的时间。利用定时器计时这半个周期时间，每当计时到后就将输出脉冲的I/O反相，然后重复计时此半周期时间再对I/O反相，就可在I/O脚上得到此频率的脉冲。利用51单片机的内部定时器使其工作在计数器模式MODE1下，改变计数值TH0及TL0以产生不同频率的方法。此外结束符和休止符可以分别用代码00H和FFH来表示，若查表结果为00H，则表示曲子终了；若查表结果为FFH,则产生相应的停顿效果。例如频率为523Hz,其周期T=1/523=1912us,因此只要令计数器计时956us/1us=956在每次技术956次时将I/O反相，就可得到中音DO（523Hz）。计数脉冲值与频率的关系公式如下：

基于FPGA芯片的最小系统设计

黑龙江大学本科生毕业论文（设计）档案编码：学院：电子工程学院专业：电子信息工程年级：2007 学生姓名：王国凯毕业论文题目：基于FPGA 的电梯自动控制系统设计

摘要本文在介绍了在当前国内外信息技术高速发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成电路系统到广泛地应用单片机，直至今天FPGA 在系统设计中的应用，电子设计技术已迈人了一个全新的阶段。FPGA 利用它的现场可编程特性，将原来的电路板级产品集成为芯片级产品，缩小体积，缩短系统研制周期，方便系统升级，具有容量大、逻辑功能强，提高系统的稳定性，而且兼有高速、高可靠性。越来越多的电子设计人员使用芯片进行电子系统的设计,通过基于FPGA 电梯系统开发设计，说明了FAPG 芯片研究的动机和研究意义。关键词 FPGA；电梯系统；FLEX10K；JTAG；模块设计

Ab s t ract This paper introduces the rapid development of information technology around the world today. Digitalized electronic systems have become the trend. From the traditional application of small and medium-chip circuitry to Microcontroller and FPGA application in system design, electronic design technology is stepping into a new field. By using its field programmable features, FPGA changes the original circuit board-level products to the chip-level integration products. Now FPGA has advantages of reduced the size, shorten development cycle, facilitated in system upgrades, highly capacity, strong logic functions, stable system and high speed. More and more electronic designers use FPGA to design electronic systems. This paper shows the motivation and significance of designing by FPGA through the elevator FPGA system design. Ke ywo r d FPGA; Mini-System; FLEX10K; JTAG；Module design

基于FPGA的抢答器毕业设计.

摘要本文介绍了一种采用EDA技术，在QuartusII工具软件环境下用VHDL语言编写的数码显示8路抢答器的电路组成、设计思路及功能。抢答器同时供8名选手或8个代表队比赛，分别用8个按钮[1]~[8]表示。设置一个系统清除和抢答控制开关，该开关由主持人控制。抢答器具有锁存与显示功能，即选手按动按钮，锁存相应的编号，扬声器发出声响提示，并在七段数码管上显示选手号码。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。系统主芯片采用EP2C35F484C8，由基本时钟发生电路模块，复位电路模块，键盘防抖动模块，键盘扫描模块，数码管驱动模块，报警频率选择模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，从而完成抢答器功能。关键词：抢答器；硬件描述语言；可编程逻辑门阵列；

Abstract This article introduces an EDA technology tools in QuartusII environment using VHDL language digital display 8 answering device circuit design ideas and features. Responder same time for eight players or eight team competition, with eight buttons, respectively [1] ~ [8] said. Setting clear and answer in a system control switch, the switch control by the moderator. Responder has a latch and display, the player press the button, latch the corresponding number, speaker audible prompts, and seven-segment digital tube display in player numbers. Players answer in the implementation of the priority latch, first answer in player numbers has been maintained to host the system cleared. System main chip EP2C35F484C8, from the basic clock circuit module, reset the circuit module, keyboard judder module, the keyboard scan module, a digital control drive module, alarm frequency selection module. The compilation and simulation process is designed, in the programmable logic device to download verification, thus completing the Responder feature. Key words：Responder;Very Hardware Description Language; FPGA;