硬件培训--高速电路

高速电路

――――传输硬件培训（4）

郑超

（由于高速电路有很多参考资料，本文并不侧重全面讲述原理、各种匹配和计算方法，而是侧重评析一些高速电路的优缺点，并对常用电路进行推荐使用。）

一、高速信号简介：

常见的高速信号有几种：ECL电平、LVDS电平、CML电平

其中ECL电平根据供电的不同还分为：

ECL――负电源供电（一般为－5.2v）

PECL――正5V供电

LVPECL――正3v3供电，还有一种2.5V供电

一般情况下，常见的高速信号都是差分信号，因为差分信号的抗干扰能力比较强，并且自身产生的干扰比较小，能够传输比较高的速率。

二、几种常见的高速信号：

1、PECL电平

从发展的历史来说，ECL信号最开始是采用－5.2V供电的（为何采用负电源供电下面会详细说明），但是负电源供电始终存在不便，后来随着工艺水平的提升，逐渐被PECL电平（5V供电）所替代，后来随着主流芯片的低电源供电逐渐普及，LVPECL 也就顺理成章地替代了PECL电平。

PECL信号的输出门特点：

A、输出门阻抗很小，一般只有4～5欧姆左右：

a、输出的驱动能力很强；直流电流能达到14mA；

b、同时由于输出门阻抗很小，与PCB板上的特征阻抗Z0（一般差分100欧姆），相差

甚远当终端不是完全匹配的时候，信号传到终端后必然有一定的反射波，而反射波

传会到源端后，也不能在源端被完全匹配，这样必然发送二次反射。正因为存在这

样的二次反射，导致了PECL信号不能传输特别高的信号。一般155M、622M的信

号还都在使用PECL/LVPECL信号，到了2.5G以上的信号就不用这种信号了。

c、

B、P ECL信号的回流是依靠高电平平面（即VCC）回流的，而不是低电平平面回流。所以，

为了尽可能的避免信号被干扰，要求电源平面干扰比较小。也就是说，如果电源平面干扰很大，很可能会干扰PECL信号的信号质量。

a、这就是ECL信号出现之初为何选用负电源供电的根本原因。一般情况下，我们认

为GND平面是比较干净的平面。因为我们可以通过良好的接地来实现GND的平整

（即干扰很小）。

b、从这个角度来说，PECL信号和LVPECL信号都是容易受到电源（VCC）干扰的，

所以必须注意保证电源平面的噪声不能太大。

C、对于输出门来说，P/N二个管脚不管输出是高还是低，输出的电流总和是一定的（即恒

流输出）。恒流输出的特性应该说是所有的差分高速信号的共同特点（LVDS/CML电平也是如此）。这样的输出对电源的干扰很小，因为不存在电流的忽大忽小的变化，这样对电源的干扰自然就比较小。而普通的数字电路，如TTL/CMOS电路，很大的一个弊病就是干扰比较大，这个干扰大的根源之一就是对电源电流的需求忽大忽小，从而导致供电平面的凹陷。

D、PECL的直流电流能达到14mA，而交流电流的幅度大约为8mA（800mV/100ohm），也

就是说PECL的输出门无论是输出高电平还是低电平，都有直流电流流过，换一句话说PECL的输出门（三极管）始终工作在放大区，没有进入饱和区和截至区，这样门的切换速度就可以做得比较快，也就是输出的频率能达到比较高的原因之一。

下面是PECL电平的输入门结构：

其中分为二种：一种是有输入直流偏置的，一种是没有输入直流偏置，需要外接直流偏置的。

一般情况下，ECL/PECL/LVPECL信号的匹配电阻（差分100欧姆）都是需要外加的，芯片内部不集成这个电阻。

大家可以看到，VCC-1.3V为输入门的中间电平（即输入信号的共模电压），对于LVPECL 来说大约为2V，对于PECL来说为3.7V。

也就是说，我们要判断一个PECL/LVPECL电平输入能否被正常接收，不仅要看交流幅度能否满足输入管脚灵敏度的要求，而且要判断直流幅度是否在正常范围之内（即在VCC-1.3V左右，不能偏得太大，否则输入门将不能正常接收）。在这一点上与LVDS有很大的差别，务必引起注意。

2、CML电平

CML电平是一种比较简洁的电平，它内置匹配电阻（输入输出都有50欧姆的电阻），这样用户使用的是否特别简单，不需要象ECL电平一样加一堆的偏置电阻和匹配电阻。

CML电平的输出门和输入门：

A、由于输出门也有50欧姆的匹配电阻，使得二次反射信号也能被这个电阻匹配掉，

这样就避免了多次反射导致的信号劣化（振铃现象）。在这一点，与ECL电平相比有很大的改进，所以CML电平所能支持的速率比较高，

一般情况下，2.5G/10G这样的高速信号都是采用CML电平来传输，不再采用LVPECL信号。

从光口的抖动指标来看，CML电平具有抖动指标小的特性。对比3种电平抖动方面的性能：CML最优、ECL次之、LVDS比较差。这就是一般情况下LVDS 信号很少做为光接口驱动信号的原因之一（当然，输出信号幅度比较小、电流驱动能力比较弱应该也是原因之一吧。）

B、同样的，CML电平也是采用恒流驱动方式。

C、C ML电平的输出AC摆幅能达到800mV

D、一般情况下，CML电平可以是直流耦合方式对接，也可以是交流耦合方式对接。

E、

3、LVDS电平

LVDS电平与PECL和CML电平来说有几个比较显著的特点：

A、LVDS电平的驱动电流很小才4mA，所以功耗特别小，输出摆幅为400mV。

当系统种有很多这种信号的时候（如TDCS6440G芯片有64对的622M 的

LVDS收发），它的功耗优势就能体现出来。在我们设计系统的过程中，芯片的

功耗和系统的散热一直是重点考虑的问题。

B、L VDS电平可以做成支持热插拔，从而支持做为背板驱动，而PECL/LVPECL

和CML电平一般情况下不支持热插拔，不能用在背板驱动。从电路的结构上

我们也可以看到LVDS的输出门结合了PECL电平和CML电平的特点，并且

通过串阻的限流，可以限制浪涌电流的产生，避免门的损坏，CML电平也能

做成支持热插拔，但是普通的CML电平不一定能支持热插拔。

C、L VDS的输入门与其他输入门有一个显著的特点，前面有一个类似于直流电平

漂移适配电路（ADAPTIVE LEVEL SHIFTER），这个电路能够适应直流电

平（common-mode voltage）的变化的，使得输入直流电平变化范围可以很宽

（0.2V~2.2V）。也正因为这样，LVDS比其他信号有更强的共模抗干扰能力。

因为LVDS的差分线一般情况下离得比较近，一旦有干扰，P、N二个信号会

同时受到干扰，这样导致P/N同时上升或者下降，而LVDS通过这个均衡电路

就能很好地适应这种干扰，从而提高共模抗干扰能力。

这一点与PECL电平有显著的差别，PECL信号是要求直流电平在VCC-1.3V左右，偏差不能太大，否则就不能正常接收。

D、另外，LVDS输入门内部集成了100欧姆的匹配电路，所以芯片外部就不需要

加匹配电阻了，大大简化了设计的难度。如果在BGA下需要加一堆的匹配电

阻的话，其设计难度确实不是一般的大。

E、另外，LVDS还能容忍收发器之间的GND电平差达到＋－1V左右。这个特性

使得LVDS在用于二个不同系统之间的互连的时候就显得特别方便，它可以不

要求二个系统的GND平面完全等电势。例如，主框与从框之间可以通过LVDS

信号互连起来。

三、高速信号的回流和匹配：

1、信号回流：

如上图，A、B是一个高速信号的差分对，A对应的回流为C；B对应的回流为D。A和B的电流大小相等，方向想法，同理C和D也是如此。当差分信号A/B之间的距离足够近的情况下，C/D也是足够的近，那么由于C、D大小相等，方向相反，所以流过回流平面的电流为0，也就是说，A和B的回流不依赖于回流平面，而是差分线之间实现回流。当然前提条件是C/D足够近，当然，在实际的应用中，只能实现大部分的电流在差分线之间回流，还是有一部分的回流是经过回流平面的，所以回流平面还是要保证完整，否则容易出问题。

说到这里，我们顺便讲一下强耦合和弱耦合的说法，如果差分线之间的距离很近，回流基本上是经过差分线之间，而很少通过回流平面，那么称之为强耦合；否则称之为弱耦合。

可以说强耦合对回流平面依赖比较低，而弱耦合对回流平面依赖比较高。那么是不是设计的时候把差分线设计成越近越好呢，也不完全是这样，因为在实际的PCB设计过程中，为了确保差分线的等长，经常需要把其中的一根线拐弯打折，这样，对于强耦合来说，阻抗变化的影响就比较大，而对于弱耦合来说，阻抗变化就比较小，此时弱耦合就比较有优势了。

讲到差分线，肯定会有等长的要求，那么一个差分线之间的等长应该控制到什么程度就比较合理呢，做完全等长做不到，也不必要。其实一个差分线的不等长，就等效于P、N信号存在相位差，其结果就是上升沿和下降沿变缓或者出现台阶，导致稳定部分减少，也就是说，应该根据信号的速率综合考虑才对，信号速率越高，等长要求就越严格。

同时要注意的是，差分线二根线之间不等长的累加问题，如一个差分信号从一个单板到另一个单板的情况下，存在本板内部、背板、另一个单板内部，都可能存在不等长，所以板际的信号更应该严格控制等长。

2、高速信号的匹配和对接的基本需求：

不同电平之间的匹配和对接有很多种方式，不同的资料有不同的提法，这些提法各有各的道理，在这里，我们会选择几种进行讲解，从实际应用的角度来说哪一

种方式比较好。

对于高速信号的匹配和对接方面，从电气方面来考虑的话，主要考虑：AC信号的摆幅和回路和DC电平的幅度和回路二个方面。

如果从实际设计的方便和合理的角度来考虑的话，要把握几个基本原则：容易布板；功耗最小，匹配方式最简单（阻容个数最少）。

一般情况下，如果是同一种电平信号的对接，基本上都是采用直流耦合方式对接就可以了。如PECL&PECL；LVPECL&LVPECL；LVDS&LVDS；CML&CML。

因为他们自己的输出和输入的AC和DC肯定是匹配得上的。

但是对于不同信号电平之间的对接来说，AC的幅度和DC的幅度不一定能够完全对应得上，所以必须考虑好AC和DC的幅度。在这种情况下，采用交流耦合的方式比较常见，当然也可以直流耦合（一般情况下要用电阻分压等方式来实现AC和DC的幅度相匹配）

3、高速信号匹配和对接举例：

a、LVPECL&LVPECL （PECL同理）

方式一：

图3－3－1

图3－3－1的匹配方式是PECL电路的基本匹配模型，其中：2个50欧姆的作用，既是交流匹配的电阻，所以应该在离输入端很近的地方；还是充当直流回路的偏置电阻。

由于是同一种电平对接，AC摆幅和DC电平当然没有问题（符合下表），

优缺点：

只有二个匹配电阻，电阻个数最少，但是二个电阻都必须靠输入端比较近的地方放置，PCB布板可能有点困难。

最大的缺点就是需要VCC-2V的电源，如果这种电路的路数很多，为此提供VCC-2V还是可以的，如果路数不多，那么就不值得了。经过演化变化成图3－3－2

●方式二

图3－3－2

图3－3－2是从图3－3－1演化而来，R1=130/R2=82（3v3）；R1=82/R2=130（5v）。其中R1/R2既充当交流匹配电阻（50欧姆），也充当直流偏置电阻。

缺点是：

4个电阻都必须放在离输入端很近的地方，对PCB布板造成困难。

匹配电阻功耗比较大，如果路数很多的话，对单板的功耗来说是一个比较大的问题（静态电阻很小）。

所以，在实际的布板过程中，我们并不提倡使用这种电路。

●方式三

图3－3－3

图3－3－3是一种资料上很少提，但是却很有用的电路方式，其中R1=140~200欧姆（3v3），R1=270~330欧姆（5V），R2=100欧姆。

R1为输出门提供偏置电流，R2为交流信号提供匹配。输入门的直流电平直接利用输出门的直流电平，并不需要外来的上下拉电阻来提供。

这种电路的优点：

电阻个数很少，只有3个。

只有R2一个电阻必须放在离输入门比较近的地方，R1放置的地方可以比较随便，只要不引入过长的线头（过长的线头会导致反射）就可以了。PCB布板比较容易处理。

这种电路的功耗比图3－3－2小得多。

这种电路是一个优选电路。

b、LVPECL&PECL

对于LVPECL和PECL来说，虽然AC的摆幅相同（800mV），但是直流电平不一样，所以无法之间用DC耦合对接起来。

在这种情况下，我们可以考虑用AC耦合方式来处理。

方式一

图3－3－4

其中：

R1=140~200欧姆属于直流偏置电阻

C1为耦合电容，可以放在线上的任何一个地方，不一定在源端，也不一定要在末端。

R2=100欧姆属于交流匹配电阻，一定要放在末端。

R3、R4为K级别的电阻，必须满足R4/(R3+R4)=(VCC-1.3V)/VCC的比值就可以了。R3/R4是为输入端提供直流电平，所以对PCB上的位置没有特殊要求，只需要不引入长线头就可以了。

优点：对于交流耦合来说，器阻容器件的个数算是比较少的了；只对一个电阻的位置（R2）有要求，其他的没有要求；功耗也比较小。

这种电路还带来另外一个优点，那就是当LVPECL输出没有交流信号的时候，那么输入端却可以依靠100欧姆的电阻，使得P/N维持一个电压差，从而保证输入端的稳定（恒为“0”或者“1”）。大家可以联想到芯片LOS信号的检测机制――看输入的信号是否为长“0”或者长“1”。为芯片的正确检测LOS 提供了保证。而图3－3－5的匹配方式是无法解决这个问题的。

属于优选电路类型。这种方式可以推广到LVPECL&LVDS；

LVDS&LVPECL等电平的对接。

●方式二

图3－3－5

图3－3－5电路是很多资料推荐使用的，从原理上分析没有错，但是从实用的角度来说并不是最佳方案。

电路（a）种的R2/R3既做为交流匹配电阻，又做为输入直流电平，由于R2/R3 共4个电阻必须放在输入引脚附近，所以可能导致PCB布板困难。同时功耗也比较大。

电路（b）应该说有比（a）比较大的改进，虽然从电阻的个数上来说还多了一个，但是PCB布板容易，并且功耗比较小。其R2/R3阻值可以是K级别的。

此方案不提倡使用。

●方式三

图3－3－6 图3－3－6从原理上来说也没有错，但是R2/C1/R3/R4等7个阻容必须放输入

端很近，把它当作一个点才行。所以对于

PCB 布板来说肯定还不如方式二方便，更不要说方式一了。

此方案不推荐使用。

c 、 LVPECL&LVDS

对于LVPECL 输出，LVDS 输入的信号来说，LVPECL 的直流输出电平为2V 左右，而LVDS 的直流输入可以为0.2V~2.2V ，所以直流电平本身不是关键。对于交流电平来说LVPECL 输出最大为800mV ，甚至超过1V ，而LVDS 的输入交流电平一般不能承受800mV 的输入（具体还得看芯片资料的说明），一般是认为最大在400mV 左右。所以如何把交流幅度调整到LVDS 能够接受的范围才是关键。

图3－3－7

以上是LVPECL 到LVDS 的DC 和AC 二种耦合的示意图。

具体的电阻值请参考其他资料，自行计算。

d 、 LVPECL&CML

对于LVPECL 输出CML 输入的信号来说，LVPECL 的输出交流摆幅比较大， 可能会超过CML 电平的最大输入摆幅，所以一般情况下应该加衰减。同时也要关注直流电平。

同样，有AC 耦合和DC 耦合二种。

图3－3－8

一般情况下，二种不同直流电平的信号（即输出信号的直流电平与输入需求的直流电平相差比较大），我们比较提倡使用AC耦合，这样输出的直流电平与输入的直流电平独立。

e、CML&LVPECL

对于CML输出，LVPECL输入来说，由于直流电平相差很大，所以一般采用交流耦合方式。而CML输出的交流幅度一般不会大于LVPECL接收的交流幅度，所以交流方面只需要考虑匹配就可以了，不需要考虑幅度。

有些资料提供的匹配电路图如下：

图3－3－9

本人认为，图（a）（b）存在图3－3－5、图3－3－6所描述的相同弊病，最好采用如图3－3－10结构的电路。

同样，本人认为图（c）的100欧姆电阻放在电容后面对于PCB布板来说更方便一些，从匹配的角度来说更好一些。

图3－3－10

f 、 LVDS&LVDS 应该说LVDS

之间的对接是最简单的对接了。

图3－3－11

g 、 CML&CML

图3－3－12

CML 电平一般情况下使用直流耦合就可以了。当然如果二个芯片的供电

电源不同就必须用交流耦合了。因为此时二个芯片直接的直流电平不同，不能直接对接。

h 、 LVDS&CML ；CML&LVDS

一般情况下，不会存在LVDS 与CML 之间的对接，因为CML 电平一般

用在高速信号，如2.5G/10G 等场合。而LVDS 一般很难用在那么高的速率。

在这里要注意的是，输出交流幅度是否落在输入交流幅度之内。

图3－3－13

四、其他几个知识点的补充

1、电流驱动和电压驱动方面的差异：

在传输线理论分析的时候，我们总是分析一个电压波形的传递，并未考虑电流能力（驱动电流的大小），而事实上，对于高速信号来说，为了要快速响应，或者

长距离传输，都是采用电流驱动的。

LVDS/LVPECL/CML电平，在输入端都有匹配电阻（50/100欧姆），这些电阻都是对于输入门来说承担的是把电流转换成电压的任务。因为对于一个输入门来

说，它对电流的需求并不大，它需要的是足够的电压幅度。既然芯片需要的是电压

幅度，为何输出端不直接把电压传递过来呢。那是因为电压传递速度比较慢，并且

容易受到干扰。而电流驱动反应速度快，抗干扰能力强。

同样的道理，E1/T1驱动也是电流型驱动，在接收端有一个电流转成电压的电路（这个电路同时也承担着匹配的任务）。

大家可以在理解一下TTL/CMOS电路，如果驱动能力比较弱的话，信号的上升沿和下降沿就会很缓，能传的频率就会很低。虽然单端信号如TTL/CMOS信号

的频率特性与驱动电流有关，但还是应该称这类的信号为电压驱动类型的信号。

2、耦合电容的选取

耦合电容的大小选择与信号的频率（最低频率）有关，对于时钟信号来说最低频率就是它本身的频率，但是对于数据来说，就必须考虑最长的连“0”和“1”了。

下图就很好地解释了电容量小，会导致电容饱和，从而导致信号劣化的情况。

知识点：在SDH中有一个扰码的概念，扰码其中的一个很重要的作用就是打破长连“0”和“1”。

那么从技术的角度来说，是不是耦合电容容量越大越好呢，那么请看下面的电容的等效电路图。

R2

其中R1就是我们平常所说的ESR（等效串阻），R2就是电容的漏电流；另外，还有一个等效电感。

可见，R1代表对信号电压的损耗，R2代表漏电流，也是对电流的损耗。电感是对信号上升沿下降沿的损耗，即高频特性的损耗。

一般地，电解电容比起瓷片电容来说，R1比较大，R2比较小（是M级别的），电感也比较大。所以高速信号都不会用电解电容来做为耦合电容的；音响放大器中倒是经常用电解电容做为耦合电容，那是看中了电解电容的大容量。在加上音频毕竟是频率比较低，信号幅度也比较大。

而瓷片电容的一般R1很小，R2接近无穷大，电感量也比较小。一般情况下，瓷片电容的电容量越大，其电感量也就越大，频率特性就越差，漏电流也越大（即R2变小）。所以，在高速电路中，我们为了保证频率特性，要求电感量越小越好，即瓷片电容的容量越小越好，这就与前面说的电容饱和问题形成了一种矛盾。

所以，耦合电容容量的选择是一个折中的过程。一般地，2.5G/10G的时钟信号选择0.01uf的电容（甚至更小的电容量也可以）是比较合适的（当然选择0.1uf 也没有什么问题），但是数据信号，由于要考虑长“0”和“1”，我们还是建议要大于0.01uf，采用0.1uf就可以了（虽然有很多资料通过计算说明选择0.01uf就够了）。

小于2.5G的信号，一般选用0.1uf的耦合电容即可。

3、为何我们经常把的单线阻抗控制在50欧姆？

在高速信号中，我们经常把差分阻抗控制在100欧姆，单端控制在50欧姆，为何不是其他的阻值呢？有人说，是因为芯片匹配要求的。那么芯片为何要把匹配做成50欧姆（100欧姆）呢？

因为，特征阻抗为30欧姆的时候，频率响应特性很好，但是传输损耗比较大。

而75欧姆的特性阻抗的情况下，传输损耗比较小，但是频率特性比较差。于是最终折中到50欧姆上。

这就可以理解2M同轴线、155M同轴线都是75欧姆，而不是50欧姆的原因――是为了减少损耗，提高传输距离。

4、高速信号的点对多点。

一般情况下，高速信号都是点对点的，当然也偶尔会有点对多点的需求，这时候，要求只能有一个点匹配（这就要求中间的几个点在接收端不能内部带有匹配电阻），并且匹配电阻必须在线的最末端。PCB布线的时候必须保证这些点都是在同一条线上（绝对不能出现开叉）。

5、