四输入与非门版图
作业报告
作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.
作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：
四输入与非门的工作原理为：
四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。每个输入端连到一个N沟道和一个P沟道MOS管的栅极。当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS
管都截止，输出为低电平。
真值表如下所示：
二版图的绘制
这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。我绘制的版图选取W=16 um L=2um ，绘制的过程为：
（1）绘制接合端口Abut
（2）绘制电源Vdd和Gnd，以及相应端口
（3）绘制Nwell层
（4）绘制N阱节点
（5）绘制衬底节点
（6）绘制Nselect区和Pselect区
（7）绘制NMOS有源区和PMOS有源区
（8）绘制多晶硅层
（9）绘制NAND 4 的输入口
（10）绘制NAND 4 的输出口
（11）绘制NMOS有源区和PMOS的源极
三T-spice仿真
在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。（1）版图的网表提取结果为：
* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb
* Cell: Cell0 Version 1.03
* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext
* Extract Date and Time: 06/10/2014 - 01:20
.include "C:\Users\Administrator\Desktop\ml5_20.md"
V1 Vdd Gnd 5
va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)
vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)
vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)
vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n)
.tran 1n 400n
.print tran v(A) v(B) v(C) v(D) v(Out)
* Warning: Layers with Unassigned FRINGE Capacitance.
*
*
* NODE NAME ALIASES
* 1 = GND (34.5 , -41.5)
* 2 = vdd (32, 15)
* 3 = OUT (47.5 , 9)
* 4 = D (84 , -6)
* 5 = C (70.5 , -5.5)
* 6 = B (59.5 , -6)
* 7 = A (38 , -5)
V1 Vdd Gnd 5
va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)
vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)
vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)
vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n)
.tran 1n 1000n
.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)
M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)
M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)
M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)
M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)
M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)
M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.5
16)
M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)
* Pins of element D1 are shorted:
* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)
* Pins of element D2 are shorted:
* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)
* Total Nodes: 11
* Total Elements: 10
* Total Number of Shorted Elements not written to the SPICE file: 0
* Output Generation Elapsed Time: 0.001 sec
* Total Extract Elapsed Time: 0.746 sec
.END
（2）提取的网表经过T-spice运行后的文件为：
T-Spice - Tanner SPICE
T-Spice - Tanner SPICE
Version 13.00
Standalone hardware lock
Product Release ID: T-Spice Win32 13.00.20080321.01:01:33
Copyright ?1993-2008 Tanner EDA
Opening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"
Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"
Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"
Including "C:\Users\Administrator\Desktop\ml5_20.md"
Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0
Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006
Accuracy and Convergence options:
numndset|dchold = 100
Timestep and Integration options:
relq|relchgtol = 0.0005
Model Evaluation options:
dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]
defnrs = 0 [sq] tnom = 25 [deg C]
General options:
search = C:\Users\Administrator\Desktop temp = 25 [deg C]
threads = 4
Output options:
acout = 1 ingold = 0
Device and node counts:
MOSFETs - 8 MOSFET geometries - 8
BJTs - 0 JFETs - 0
MESFETs - 0 Diodes - 0
Capacitors - 0 Resistors - 0
Inductors - 0 Mutual inductors - 0
Transmission lines - 0 Coupled transmission lines - 0
V oltage sources - 5 Current sources - 0
VCVS - 0 VCCS - 0
CCVS - 0 CCCS - 0
V-control switch - 0 I-control switch - 0
Macro devices - 0 External C model instances - 0
HDL devices - 0
Subcircuits - 0 Subcircuit instances - 0
Independent nodes - 5 Boundary nodes - 6
Total nodes - 11
*** 1 WARNING MESSAGE GENERATED DURING SETUP
Parsing 0.00 seconds
Setup 0.01 seconds
DC operating point 0.00 seconds
Transient Analysis 0.11 seconds
Overhead 1.50 seconds
-----------------------------------------
Total 1.62 seconds
Simulation completed with 1 Warning
（3）仿真结果为：
四作业总结：
完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。在这次完成作业的过程中遇到了很多的困难，在此还要特别感谢易助教的帮助，正是在易助教的耐心帮助下，我才能最终完成这次作业。
这次版图的仿真的结果说明这次版图的绘制是正确的。
输入与非门电路版图设计
成绩评定表
课程设计任务书
目录 1 绪论 (1) 1.1设计背景 (1) 1.2设计目标 (1) 2 四输入与非门电路 (2) 2.1电路原理图 (2) 2.2四输入与非门电路仿真观察波形 (2) 2.3四输入与非门电路的版图绘制 (3) 2.4四输入与非门版图电路仿真观察波形 (4) 2.5LVS检查匹配 (5) 总结 (7) 参考文献 (8) 附录一：电路原理图网表 (9) 附录二：版图网表 (10)
1 绪论 1.1 设计背景 tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑四输入与非门电路原理图。 2.用tanner软件中的W-Edit对四输入与非门电路进行仿真，并观察波形。 3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。 4.用W-Edit对四输入与非门的版图电路进行仿真并观察波形。 5.用tanner软件中的layout-Edit对四输入与非门进行LVS检验观察原理图与版图的匹配程度。
电路四输入与非门设计
课程设计任务书 学生姓名：专业班级：电子1003班 指导教师：封小钰工作单位：信息工程学院 题目: CMOS四输入与非门电路设计 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD软件、L-EDIT软件。 （2）设计一个CMOS四输入与非门电路。 （3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作，完成课设报告的撰写。 2013.12.6 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
摘要........................................................................ I Abstract ................................................................... II 1 绪论 (1) 2 设计内容及要求 (2) 2.1 设计的目的及主要任务 (2) 2.2 设计思想 (2) 3软件介绍 (3) 3.1 OrCAD简介 (3) 3.2 L-Edit简介 (4) 4 COMS四输入与非门电路介绍 (5) 4.1 COMS四输入与非门电路组成 (5) 4.2 四输入与非门电路真值表 (6) 5 Cadence中四输入与非门电路的设计 (7) 5.1 四输入与非门电路原理图的绘制 (7) 5.2 四输入与非门电路的仿真 (8) 6 L-EDIT中四输入与非门电路版图的设计 (10) 6.1 版图设计的基本知识 (10) 6.2 基本MOS单元的绘制 (11) 6.3 COMS四输入与非门的版图设计 (13) 7课程设计总结 (14) 参考文献 (15)
三输入与门集成电路设计
院 课程设计 三输入与门设计 学生姓名： 学院： 专业班级： 专业课程：集成电路设计基础指导教师： 年月日
目录 一、概述 (2) 二、设计要求 (3) 三、设计原理 (3) 四、设计思路 (4) 4.1非门电路 (4) 4.2三输入与非门电路 (4) 五、三输入与门电路设计 (6) 5.1原理图设计 (6) 5.2仿真分析 (6) 六、版图设计 (8) 6.1 PMOS管版图设计 (8) 6.2 NMOS管版图设计 (10) 6.3与门版图设计 (11) 七、LVS比对 (15) 八、心得体会 (16) 参考文献 (17)
一、概述 随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。从制造工艺上可以将目前使用的数字集成电路分为双极型、单极型和混合型三种。而在数字集成电路中应用最广泛的就是CMOS集成电路，CMOS集成电路出现于20世纪60年代后期，随着其制造工艺的不断进步，CMOS电路逐渐成为当前集成电路的主流产品。本文便是讨论的CMOS与门电路的设计仿真及版图等的设计。 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，L-Edit软件的的版图设计软件帮助设计者在图形方式下绘制版图。 对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：（1）划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
三输入或门版图设计地
1绪论 1.1 设计背景 随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。国外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD 工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC 版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案[2]。L-Edit Pro 丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 虽然SPICE开发至今已超过20年，然而其重要性并未随着制程的进步而降低。就国的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。 HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。由于HSpice A/D程序集成了模拟与数字电路的仿真运算法，它不仅可以仿真单一
与非门版图设计
目录 1绪论 (2) 1.1 设计背景 (2) 1.2设计目标 (2) 2与门电路设计 (3) 2.1电路原理 (3) 2.2电路结构 (3) 2.3与门电路仿真波形 (4) 2.4与门电路的版图绘制及DRC验证 (5) 2.5与门电路版图仿真 (6) 2.6 LVS检查匹配 (6) 总结 (8) 参考文献 (9) 附录一版图网表： (10) 附录二电路图网表 (12)
1绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2设计目标 1.用MOS场效应管实现二输入与门电路。 2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。 3.用tanner软件中的W-Edit对反相器电路进行仿真，并观察波形。 4.用tanner软件中的L-Edit绘制反相器版图，并进行DRC验证。 5.用W-Edit对反相器的版图电路进行仿真并观察波形。 6.用tanner软件中的layout-Edit对反相器进行LVS检验观察原理图与版图的 匹配程度。
三输入多数表决器版图设计
集成电路版图设计 课程设计报告 课题名称：三输入多数表决器 姓名： XXXX 学号： 21111111 班级：电子科学与技术班
1.概述 集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构；这样，整个电路的体积大大缩小，且引出线和接点的数目也可控制、大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进一大步。目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。 在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。 版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。 2.设计要求 1) .设计一个三输入的多数表决器的版图。
2)．分析三输入多数表决器的功能及逻辑关系。 3)．用与非门的形式构建该表决器的电路图。 4)．利用EDA工具PDT画出其相应版图。 5)．利用几何设计规则文件进行在线DRC验证并修改版图。3.电路分析 根据三输入多数表决器的功能要求设计如果同意则输入1不同意输入0三输入表决器功能为有两个或者两个以上人同意则，则输出1，否者输出0,其真值表如下： 化简真值表得逻辑表达式表示并化简为： Out=A BC + A B C + AB C +ABC =AB+BC+AC = AB BC AC 这样可以用到三个两输入与非门和一个四输入与非门，达到逻辑功能和晶体管数量最小化的效果，节约了版图资源，减小了复杂程度。其逻辑电路图很容易得出如下：
二输入与非门、或非门版图设计
课程名称Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门版图设 计 与非门电路的版图： .spc文件（瞬时分析）： * Circuit Extracted by Tanner Research's L-Edit / Extract ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. *
*
* * WARNING: Layers with Unassigned FRINGE Capacitance. * * * 7400TTL2输入端四与非门 7401TTL集电极开路2输入端四与非门7402TTL2输入端四或非门 7403TTL集电极开路2输入端四与非门7404TTL六反相器 7405TTL集电极开路六反相器 7406TTL集电极开路六反相高压驱动器7407TTL集电极开路六正相高压驱动器7408TTL2输入端四与门 7409TTL集电极开路2输入端四与门7410TTL3输入端3与非门 74107TTL带清除主从双J-K触发器74109TTL带预置清除正触发双J-K触发器7411TTL3输入端3与门 74112TTL带预置清除负触发双J-K触发器7412TTL开路输出3输入端三与非门74121TTL单稳态多谐振荡器 74122TTL可再触发单稳态多谐振荡器74123TTL双可再触发单稳态多谐振荡器74125TTL三态输出高有效四总线缓冲门74126TTL三态输出低有效四总线缓冲门7413TTL4输入端双与非施密特触发器 74132TTL2输入端四与非施密特触发器74133TTL13输入端与非门 74136TTL四异或门 74138TTL3-8线译码器/复工器 74139TTL双2-4线译码器/复工器7414TTL六反相施密特触发器 74145TTLBCD—十进制译码/驱动器7415TTL开路输出3输入端三与门74150TTL16选1数据选择/多路开关74151TTL8选1数据选择器 74153TTL双4选1数据选择器 74154TTL4线—16线译码器 74155TTL图腾柱输出译码器/分配器 74156TTL开路输出译码器/分配器 74157TTL同相输出四2选1数据选择器 74158TTL反相输出四2选1数据选择器7416TTL开路输出六反相缓冲/驱动器 74160TTL可预置BCD异步清除计数器74161TTL可予制四位二进制异步清除计数器74162TTL可预置BCD同步清除计数器74163TTL可予制四位二进制同步清除计数器74164TTL八位串行入/并行输出移位寄存器74165TTL八位并行入/串行输出移位寄存器 三输入与非门的版图 1、版图 2、Spice网表文件 * Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: G:\bantu\NAND3.1.tdb * Cell: Cell0 Version 1.36 * Extract Definition File: C:\Users\tbmei\Documents\Tanner EDA\Tanner Tools v13.0\L-Edit and LVS\SPR\Lights\Layout\lights.ext * Extract Date and Time: 06/09/2014 - 18:17 .include "G:\bantu\ml5_20.md" * Warning: Layers with Unassigned FRINGE Capacitance. * * 6 = A (2 , 38) M1 OUT C1 vdd vdd PMOS L=3u W=20u AD=96p PD=52u AS=100p PS=30u $ (37 46 40 66) M2 vdd B OUT vdd PMOS L=3u W=20u AD=100p PD=30u AS=110p PS=31u $ (24 46 27 66) M3 OUT A vdd vdd PMOS L=3u W=20u AD=110p PD=31u AS=108p PS=54u $ (10 46 13 66) M4 OUT C1 9 8 NMOS L=3u W=20u AD=120p PD=56u AS=100p PS=30u $ (37 0 40 20) M5 9 B 7 8 NMOS L=3u W=20u AD=100p PD=30u AS=110p PS=31u $ (24 0 27 20) M6 7 A Gnd 8 NMOS L=3u W=20u AD=110p PD=31u AS=172p PS=60u $ (10 0 13 20) .include "G:\bantu\ml5_20.md" .tran 600n 600n start=0 VDDD vdd Gnd 3 VAin A Gnd pwl (0ns 0V 100ns 0V 105ns 3V 200ns 3V 205ns 0V 300ns 0V 305ns 3V 400ns 3V 405ns 0V 500ns 0V 505ns 3V 600ns 3V) VBin B Gnd pwl (0ns 0V 100ns 0V 105ns 0V 200ns 0V 205ns 3V 300ns 3V 305ns 3V 400ns 3V 405ns 0V 500ns 0V 505ns 3V 600ns 3V) VCin C1 Gnd pwl (0ns 0V 100ns 0V 105ns 0V 200ns 0V 205ns 0V 300ns 0V 305ns 0V 400ns 0V 405ns 3V 500ns 3V 505ns 3V 600ns 3V) .print tran v(A,Gnd) .print tran v(B,Gnd) .print tran v(C1,Gnd) .print tran v(OUT,Gnd) * Pins of element D2 are shorted: * D2 vdd vdd D_lateral $ (3 58 7 66) * Total Nodes: 9 * Total Elements: 8 * Total Number of Shorted Elements not written to the SPICE file: 0 * Output Generation Elapsed Time: 0.000 sec * Total Extract Elapsed Time: 0.687 sec .END 3、仿真波形图 TL F 5940CD4002M CD4002C Dual 4-Input NOR Gate CD4012M CD4012C Dual 4-Input NAND Gate March 1988 CD4002M CD4002C Dual 4-Input NOR Gate CD4012M CD4012C Dual 4-Input NAND Gate General Description These NOR and NAND gates are monolithic complementa-ry MOS (CMOS)integrated circuits The N-and P-channel enhancement mode transistors provide a symmetrical cir-cuit with output swings essentially equal to the supply volt-age This results in high noise immunity over a wide supply voltage range No DC power other than that caused by leak-age current is consumed during static conditions All inputs are protected against static discharge and latching condi-tions Features Y Wide supply voltage range 3 0V to 15V Y Low power 10nW (typ )Y High noise immunity 0 45V DD (typ ) Applications Y Automotive Y Alarm system Y Data terminals Y Industrial controls Y Instrumentation Y Remote metering Y Medical Electronics Y Computers Connection Diagrams CD4002 Dual-In-Line Package TL F 5940–1Top View CD4012 Dual-In-Line Package TL F 5940–2 Top View Order Number CD4002or CD4012 C 1995National Semiconductor Corporation RRD-B30M105 Printed in U S A 作业报告 作业题目：画一个4输入与非门的版图，w=5~20. L =2~10. 作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件 （2）根据从版图中提取的参数，用T-space 软件进行仿真，观测器输出波形。 （3）采用CMOS 2 um 工艺。 （4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。 （5）提交报告的最后截止日期位6月10号。 一 四输入与非门电路图如下图所示： 四输入与非门的工作原理为： 四输入端CMOS 与非门电路，其中包括四个串联的N 沟道增强型MOS 管 和四个并联的P 沟道增强型MOS 管。每 个输入端连到一个N 沟道和一个P 沟道MOS 管的栅极。当输入端A 、B 、C 、D 中只要有一个为低电平时，就会使与它相连的NMOS 管截止，与它相 连的PMOS 管导通，输出为高电平；仅当A 、B 、C 、D 全为高电平时，才会使四个串联的NMOS 管都导通，使四个 、管路敷设技术通过管线不仅可以解决吊顶层配置不规范高中资料试卷问题，而且可保障各类管路习题到位。在管路敷设过程中，要加强看护关于管路高中资料试卷连接管口处理高中资料试卷弯扁度固定盒位置保护层防腐跨接地线弯曲半径标等，要求技术交底。管线敷设技术中包含线槽、管架等多项方式，为解决高中语文电气课件中管壁薄、接口不严等问题，合理利用管线敷设技术。线缆敷设原则：在分线盒处，当不同电压回路交叉时，应采用金属隔板进行隔开处理；同一线槽内强电回路须同时切断习题电源，线缆敷设完毕，要进行检查和检测处理。、电气课件中调试对全部高中资料试卷电气设备，在安装过程中以及安装结束后进行 高中资料试卷调整试验；通电检查所有设备高中资料试卷相互作用与相互关系，根据生产工艺高中资料试卷要求，对电气设备进行空载与带负荷下高中资料试卷调控试验；对设备进行调整使其在正常工况下与过度工作下都可以正常工作；对于继电保护进行整核对定值，审核与校对图纸，编写复杂设备与装置高中资料试卷调试方案，编写重要设备高中资料试卷试验方案以及系统启动方案；对整套启动过程中高中资料试卷电气设备进行调试工作并且进行过关运行高中资料试卷技术指导。对于调试过程中高中资料试卷技术问题，作为调试人员，需要在事前掌握图纸资料、设备制造厂家出具高中资料试卷试验报告与相关技术资料，并且了解现场设备高中资料试卷布置情况与有关高中资料试卷电气系统接线等情况 ，然后根据规范与规程规定，制定设备调试高中资料试卷方案。 、电气设备调试高中资料试卷技术电力保护装置调试技术，电力保护高中资料试卷配置技术是指机组在进行继电保护高中资料试卷总体配置时，需要在最大限度内来确保机组高中资料试卷安全，并且尽可能地缩小故障高中资料试卷破坏范围，或者对某些异常高中资料试卷工况进行自动处理，尤其要避免错误高中资料试卷保护装置动作，并且拒绝动作，来避免不必要高中资料试卷突然停机。因此，电力高中资料试卷保护装置调试技术，要求电力保护装置做到准确灵活。对于差动保护装置高中资料试卷调试技术是指发电机一变压器组在发生内部故障时，需要进行外部电源高中资料试卷切除从而采用高中资料试卷主要保护装置。 四输入与非门课程设计任务书 学生姓名：专业班级： 指导教师：工作单位： 题目: CMOS四输入与非门电路设计 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD软件、L-EDIT软件。 （2）设计一个CMOS四输入与非门电路。 （3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作，完成课设报告的撰写。 2013.12.6 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日 摘要........................................................................ I Abstract ................................................................... II 1 绪论 (1) 2 设计内容及要求 (2) 2.1 设计的目的及主要任务 (2) 2.2 设计思想 (2) 3软件介绍 (3) 3.1 OrCAD简介 (3) 3.2 L-Edit简介 (4) 4 COMS四输入与非门电路介绍 (5) 4.1 COMS四输入与非门电路组成 (5) 4.2 四输入与非门电路真值表 (6) 5 Cadence中四输入与非门电路的设计 (7) 5.1 四输入与非门电路原理图的绘制 (7) 5.2 四输入与非门电路的仿真 (8) 6 L-EDIT中四输入与非门电路版图的设计 (10) 6.1 版图设计的基本知识 (10) 6.2 基本MOS单元的绘制 (11) 6.3 COMS四输入与非门的版图设计 (13) 7课程设计总结 (14) 参考文献 (15) 《集成电路版图设计》实验（一）： 三输入与或门设计 一．设计目的 1、掌握使用Ledit软件绘制基本的元器件单元版图。 2、掌握数字电路基本单元CMOS版图的绘制方法，并利用CMOS版图设计简单的门电路，然后对其进行基本的DRC检查。 3、学习标准逻辑单元的版图绘制。 二．设计原理 （一）设计步骤： 1、设计参数设置：包括工艺参数设置（理解 Technology Unit 和Technology Setup的关系）、栅格设置（理解显示栅格、鼠标栅格和定位栅格）、选择参数设置等 2、布局布线：安排各个晶体管、基本单元、复杂单元在芯片上的位置，并且设计走线，实现管间、门间、单元间的互连。 4、尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等（此次实验可以忽略）。 5、版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 6、布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 7、版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check），能够找到DRC规则在版图的应用点。 （二）设计目标： 1、满足电路功能、性能指标、质量要求。 2、尽可能达到面积的最小化，以提高集成度，降低成本。 3、尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性。三．设计内容 用CMOS工艺设计一个三输入与或门F=A+B﹡C，进行基本的DRC 检查。 四.评价标准 本次的实验作业旨在让同学通过亲身实践，对所学的CMOS集成电路设计有一个更系统更全面的了解，并且通过软件的使用，达到将来参与电路设计工作的的入门练习作用。 五．部分设计规则描述 设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类： ①微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。 ②λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下： 1绪论 设计背景 随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro 包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案[2]。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 虽然SPICE开发至今已超过20年，然而其重要性并未随着制程的进步而降低。就国内的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。 HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。由于HSpice A/D程序集成了模拟与数字电路的仿真运算法，它不仅可以仿真单一的模 课程名称 Course 集成电路设计技术项目名称 Item 二输入与非门、或非门版图 设计 与非门电路的版图： .spc文件（瞬时分析）： * Circuit Extracted by T anner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * October 1987 Revised January 1999 CD4001BC/CD4011BC Quad 2-Input NOR Buffered B Series Gate ? Quad 2-Input NAND Buffered B Series Gate ? 1999 Fairchild Semiconductor Corporation DS005939.prf https://www.360docs.net/doc/551347514.html, CD4001BC/CD4011BC Quad 2-Input NOR Buffered B Series Gate ? Quad 2-Input NAND Buffered B Series Gate General Description The CD4001BC and CD4011BC quad gates are monolithic complementary MOS (CMOS) integrated circuits con- structed with N- and P-channel enhancement mode tran- sistors. They have equal source and sink current capabilities and conform to standard B series output drive. The devices also have buffered outputs which improve transfer characteristics by providing very high gain. All inputs are protected against static discharge with diodes to V DD and V SS. Features s Low power TTL: Fan out of 2 driving 74L compatibility:or 1 driving 74LS s5V–10V–15V parametric ratings s Symmetrical output characteristics s Maximum input leakage 1 μA at 15V over full temperature range Ordering Code: Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code. Connection Diagrams Pin Assignments for DIP, SOIC and SOP CD4001BC Top View Pin Assignments for DIP and SOIC CD4011BC Top View Order Number Package Number Package Description CD4001BCM M14A14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150” Narrow CD4001BCSJ M14D14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide CD4001BCN N14A14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide CD4011BCM M14A14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150” Narrow CD4011BCN N14A14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide7400TTL2输入端四与非门
三输入与非门版图
4012 CMOS 双4输入与非门
四输出与非门版图
电路四输入与非门设计 - 副本
三输入与或门设计
三输入或门版图设计的
二输入与非门,或非门版图设计
4011 CMOS 四2输入与非门