数字逻辑第三章课后答案

3-1

首先进行逻辑抽象。题目中输入为10个十进制数据，设为I 0到I 9。输出为四位的8421码，设为Y 0到Y 3。由此得系统框图为：

接着进行逻辑分析。假设输入数据中，I 9的优先权最高，I 0最低。则真值表为：

根据真值表，得逻辑函数表达式为：

899893I I I I I Y +=?+=

9

849859869879876549876598769872I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I Y ??+??+??+??=?????+????+???+??=

9

854329854398698798765432987654398769871I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I Y ?????+????+??+??=???????+??????+???+??=

8

6421864386587998765432198765439876598790I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I Y ????+???+??+?+=????????+??????+????+??+=

最后，采用数据流描述方法，根据逻辑函数表达式，得VHDL 描述的程序： 实体：

library IEEE;

use IEEE.std_logic_1164.all;

entity encoder8421 is

port(

I: in std_logic_vector(0 to 9);

Y: out std_logic_vector(3 downto 0)

);

end encoder8421;

结构体：

architecture encoder8421a of encoder8421 is

signal tmp1,tmp2,tmp3: std_logic;

begin

Y(3)<=I(8) or I(9);

tmp1<=(not I(8)) and (not I(9));

Y(2)<=(I(7) or I(6) or I(5) or I(4)) and tmp1;

tmp2<=(not I(4)) and (not I(5));

Y(1)<=( I(7) or I(6) or (I(3) and tmp2) or (I(2) and (not I(3)) and tmp2)) and tmp1;

tmp3<=(not I(8)) and (not I(6));

Y(0)<=I(9) or (I(7) and (not I(8))) or (I(5) and tmp3) or (I(3) and (not I(4)) and tmp3) or (I(1) and (not I(2)) and (not I(4)) and tmp3);

end encoder8421a;

3-3

首先进行逻辑抽象。题目中输入为一组4位的二进制数，设为A3 A2A1A0。4位二进制代码从0000~1111共16个码字，因此，输出是输入对应的16个信号，用Y15~Y0表示。由此得系统框图为：

A A 15 0

接着进行逻辑分析。当译码器的输入是0000时，Y0有效，输入是0001时，Y1有效。依次类推，得到对应的真值表：

最后，采用行为描述方法，根据真值表，得VHDL描述的程序：实体：

library IEEE;

use IEEE.std_logic_1164.all;

entity decoder4_16 is

port(

A: in std_logic_vector(3 downto 0);

Y: out std_logic_vector(0 to 15)

);

end decoder4_16;

结构体：

architecture decoder4_16a of decoder4_16 is

begin

process(A)

begin

case A is

when “0000” => Y(0) <=’1’;

when “0001” => Y(1) <=’1’;

when “0010” => Y(2) <=’1’;

when “0011” => Y(3) <=’1’;

when “0100” => Y(4) <=’1’;

when “0101” => Y(5) <=“1”;

when “0110” => Y(6) <=’1’;

when “0111” => Y(7) <=’1’;

when “1000” => Y(8) <=’1’;

when “1001” => Y(9) <=’1’

when “1010” => Y(10) <=’1’;

when “1011” => Y(11) <=’1’;

when “1100” => Y(12) <=’1’;

when “1101” => Y(13) <=’1’;

when “1110” => Y(14) <=’1’;

when “1111” => Y(15) <=’1’;

when others => null;

end case;

end process;

end decoder4_16a;

3-4

首先进行逻辑抽象。题目中，4人参加表决，同意为1，不同意为0，分别用变量A3、A2、A1和A0表示。输出为红灯和绿灯，分别用Y0和Y1,表示，1表示亮，0表示不亮。由此的系统框图为：

A A 1 0

接着进行逻辑分析。同意者过半表示通过，即有3个或4个同意则Y1为1，其余情况Y0为1。真值表为：

根据真值表，得逻辑函数表达式为：

1

2

3

2

3

1

3

1

2

1

2

3

1

2

3

1

2

3

1

2

3

1

2

3

1

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

A

Y

+

+

+

=

+

+

+

+

=

1

Y

Y=

最后，采用数据流描述方法，根据逻辑函数表达式，得VHDL描述的程序：

实体：

library IEEE;

use IEEE.std_logic_1164.all;

entity voter is

port(

A0,A1,A2,A3: in std_logic;

Y0: out std_logic;

Y1: inout std_logic

);

end voter;

结构体：

architecture votera of voter is

begin

Y1<=(A2 and A1 and A0) or (A3 and A1 and A0) or (A3 and A2 and A0) or (A3 and A2 and A1);

Y0<=not Y1;

end votera;

3-2

（1）逻辑抽象。半加器的输入为A和B，输出为和S和进位C。因此，系统框图为：

S

C

（2）逻辑分析。

根据半加器的规则，得真值表为：

根据真值表，得逻辑函数表达式为：

B

A

B

A

B

A

S⊕

=

+

=

AB

C=

根据逻辑函数表达式，得逻辑图为：

（3）需要设计两个低层设计实体：与门and_gate和异或门xor_gate。顶层设计实体half_adder 将and_gate和xor_gate当做元件引用。

第一个低层设计实体and_gate的程序如下：

library IEEE;

use IEEE.std_logic_1164.all;

entity and_gate is

port(

op1,op2: in std_logic;

and_result: out std_logic

);

end and_gate;

architecture behave of and_gate is

begin

and_result <= op1 and op2;

end behave;

第二个低层设计实体xor_gate的程序如下：

library IEEE;

use IEEE.std_logic_1164.all;

entity xor_gate is

port(

op1,op2: in std_logic;

xor_result: out std_logic

);

end xor_gate;

architecture behave of xor_gate is

begin

xor_result <= op1 xor op2;

end behave;

顶层设计实体half_adder对and_gate和xor_gate各例化一次。程序如下：library ieee;

use ieee.std_logic_1164.all;

entity half_adder is

port(

A,B：in std_logic;

S,C：out std_logic

);

end half_adder;

architecture half_addera of half_adder is

component and_gate

port(

op1,op2: in std_logic;

and_result: out std_logic

);

end component;

component xor_gate

port(

op1,op2: in std_logic;

xor_result: out std_logic

);

end component;

begin

G1: and_gate port map

(op1=>A, op2=>B, and_result=>C);

G2: xor_gate port map

(op1=>A, op2=>B, xor_result=>S); end half_addera;