flotherm散热学习(中文教程)

练习题 1: FLOTHERM软件的基本操作

本练习通过创建一个非常简单的算例让用户对Flotherm软件的操作有一个基本的了解。本练习逐步指导用户完成安放在钢板的热模块的创建，具体步骤如下

1.创建和保存一个新的项目

2.创建实体

3.定义网格、求解

4.分析结果

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flotherm散热学习中文教程

Tutorial 1 FLOTHERM V6 Introductory Training Course 练习题 1: FLOTHERM软件的基本操作本练习通过创建一个非常简单的算例让用户对Flotherm软件的操作有一个基本的了解。本练习逐步指导用户完成安放在钢板的热模块的创建，具体步骤如下 1.创建和保存一个新的项目 2.创建实体 3.定义网格、求解 4.分析结果 Page 1 FLOTHERM/China/1/06 V6 Issue 1.0 Tutorial 1 FLOTHERM V6 Introductory Training Course 1: FLOTHERM软件的基本操作练习题

]/ Flomerics/FLOTHERM 6.1/ FLOTHERM 6.1[从开始/程序 FLOTHERM或用桌面快捷键启动以下简Project Manager( 出现彩斑屏幕，接着项目管理窗口会自动打开。PM称) Page 2 FLOTHERM/China/1/06 V6 Issue 1.0 Tutorial 1 FLOTHERM V6 Introductory Training Course 练习题1: FLOTHERM软件的基本操作，下拉菜'(项目)单击项目管理窗口(PM)的顶部菜单条'Project另存为).单，选择‘Save As'( 中键入右边)Name'(文本‘Project (项目名称)在顶部的数据框输入框中键入)(‘Title'标题“项目名称Tutorial 1”，另外在”“First Flotherm Tutorial

打开输入框让用户输入项目相关注)(备注，点击按钮‘Notes'释，如：在下面我们可以用改变的日志区分建模过程，现日期) 把当前的日期加入文本区。'在，只要点击按钮 ‘Date( ，右键点击，在下拉菜单中选) ) (系统(System移动鼠标到‘' )。(择‘Location'安置中‘我们需要设定模型所包含的区域尺寸，保持Position'(位置) 改为：尺寸'‘各项为零，另外将Size()X = 0.07 m Y = 0.40 m Z = 0.30 m Page 3 FLOTHERM/China/1/06 V6 Issue 1.0 Tutorial 1 FLOTHERM V6 Introductory Training Course 软件的基本操作练习题1: FLOTHERM 项目管理窗口，然后点击'(根组件)root 单击选中‘assembly 立方(Palette)，然后点击(PM)顶部新部件图标() 打开调色板

DC综合全过程及使用的命令

DC综合全过程及使用的命令 DC的初始化文件.synopsys.dc.setup，该文件是隐藏文件，需要用ls –a显示读取文件 DC支持多种硬件描述格式，.db .v .vhd等对于dcsh工作模式来说，读取不同的文件格式需要不同的参数 Read -format Verilog[db\vhdl ect] file //dcsh工作模式对于tcl工作模式来说，读取不同文件格式使用不同的命令。

Read_db file.db //tcl工作模式读取db格式 Read_verilog file.v //tcl工作模式读取verilog格式 Read_vhdl file.v //tcl工作模式读取vhdl格式读取源程序的另外一种方式是配合使用analyzer命令和elaborate命令； Analyzer是分析HDL的源程序并将分析产生的中间文件存于work（用户可以自己指定）的目录下 Elaborate则在产生的中间文件中生成verilog的模块或者VHDL的实体缺省情况下，elaborate读取的是work目录中的文件当读取完所要综合的模块后，需要使用link命令将读到DC存储区中的模块或实体连接起来注意：如果在使用link命令后，出现unresolved design reference的警告信息，需要重新读取该模块，或者在.synopsys_dc.setup 文件中添加link_library，告诉DC到库中去找这些模块，同时还要注意search_path中的路径是否指向该模块或单元电路所在的目录 Link命令执行后，DC就将模块按照RTL级或者门级的描述将电路连接起来，之后的各种限制条件就可以对该电路的顶层模块施加 DC限制条件施加的对象针对以下电路成分：输入输出端口、模块、子模块的实例化、单元电路、连线及电路的引脚。在使用DC命令的时候，不要使用模糊的对象，例如，如下面的电路： Set_load 3 Clk 由于在电路中含有名称为CLK的pin、port和net，因此，DC无法知道该处的load是施加在哪个对象上，注意到一般连线会驱动负载，该命令就改为： Set_load 3 [get_nets Clk] TCL mode Set_load 3 find(net,”Clk”)dc_shell mode 路径的划分与合法路径 DC综合的时候是基于路径的优化，对于DC来说，合法的路径必须满足以下条件路径的起点为输入端口或者是触发器的数据端路径终点为输出端口或者是触发器的时钟端 DC设定的限制条件的值都是无单位的，这些单位都是由工艺库中给定的可以用report_lib lib_name来查看所有在工艺库中设定的各个参数的单位定义电路的工作环境和综合环境

synopsys DC10.03图文安装配置详解

喾林原创 Synopsys DC10.03安装配置 1、需准备安装包： 1）、Synopsys DC(design compiler)安装包 2）、SCL 安装包（注：此包为synopsys license 管理）。 3）、Synopsys 图像安装工具：installer2.0及以上均可。（注：图形安装操作简单，不易出错，故采用图形安装界面） 4）、Synopsys license 制作工具（ EFA LicGen 0.4b 和Synopsys SSS Feature Keygen ）。 2、开始安装DC ： 1）、启动图形安装界面于linux 系统下解压installer2.0包（在windows 下解压文件易损坏）。解压后运行setup.sh 得如图（一）所示界面。图（一）

喾林原创点击“start ”有如图(二)所示界面开始安装。在“Source ”栏选中DC 安装文件所在上层目录。“Done ”后“Next ”（此次“Next ”时间较长，耐心等待）。图（二）之后可一直“NEXT ”到如图（三）所示。图（三）

在该界面勾选linux选项即可，继续下一步到如图（四）所示。选择安装路径后继续下一步直到结束。喾林原创图（四）至此DC安装结束。 3、开始安装SCL：此安装与DC安装步骤一直，几乎没有差别，唯一不同的就是安装路径不同。 4、license的制作： License的制作是在windows下制作的。

1）、打开EFA LicGen 0.4b文件夹运行LicGen.exe程序出现如图（五）所示界面。喾林原创图（五）点击“OPEN”选择Synopsys.lpd文件，“打开”。回到图（五）所示界面。勾选上Custon、Use Daemon及最后一个Custon。

synopsys简易教程

以.cshrc 及用户根目录下的.synopsys_vss.setup .synopsys_dc.setup 已经配置为前提）1．创建工作目录； 2．编写vhdl源程序； 3．编写.synopsys_vss.setup 和.synopsys_dc.setup文件； 4．编译vhdl源程序； 5．运行vhdldbx 仿真器； 6．运行synopsys的综合器； 7．完成综合后的门级仿真；以一个一位加法器为例，进行具体说明(用户界面为CDE)： 1）创建adder 目录：可以在资源管理器中完成，也可以在unix环境下完成：mkdir adder； 2）在adder目录下创建work目录； 3）编写.synopsys_vss.setup文件并存入adder目录；.synopsys_vss.setup的内容如下：WORK >DEFAULT DEFAULT：work TIMEBASE = NS 4）编写一位加法器的源程序（adder1.vhd）并存入adder目录下： library ieee; use ieee.std_logic_1164.all; entity adder1 is port(din1 : in std_logic; din2 : in std_logic; cin : in std_logic; dout: out std_logic; cout: out std_logic); end adder1; architecture rtl of adder1 is begin dout <= din1 xor din2 xor cin; cout <= (din1 and din2) or (cin and (din1 xor din2)); end rtl; 5）编写一位加法器的测试基准（即test_bench）并存入adder目录下：（tb_adder1.vhd）library ieee; use ieee.std_logic_1164.all; entity tb_adder1 is end tb_adder1; architecture rtl of tb_adder1 is component adder1 is port(din1 : in std_logic; din2 : in std_logic; cin : in std_logic;

启动dc_shell工具的.synopsys.setup文档

设置启动dc_shell-t工具的 .synopsys.setup文件 Author:周建伟 Company:西安邮电大学SOC组 Date:2013.10.30 摘要：若你在读不进你的库，即在你的运行报告中总是有：warning:Can?t read link_library file …your_library.db?，这边文档会对你有一定的帮助

逻辑综合环境启动文件启动文件用来指定综合工具所需要的一些初始化信息。DC使用名为“.synopsys_dc.setup”的启动文件(位置：inst_dir/admin/setup/.synopsys_dc.setup)。启动时，DC会以下述顺序搜索并装载相应目录下的启动文件： DC安装目录（$DC_PATH/admin/setup）用户主目录工具启动目录注意：后装载的启动文件中的设置将覆盖先装载的启动文件中的相同设置本文档重在讲述怎么设置工具启动目录 1、把inst_dir/admin/setup/.synopsys_dc.setup文件拷贝到你DC脚本目录下（也就是和你脚本在同个目录下） 2、在.synopsys_dc.setup文件的第92行，即set link_force_case “check_reference”命令下修改内容如下： A、set lib_path /library/smic18/feview~2/version2.2(注：lib_path为你smic18库安装目录，不同于DC安装目录) B、set link_library [list * $lib_path/STD/Synopsys/smic18_ss.db \ $lib_path/IO/Synopsys/smic18IO_line_ss.db \ $lib_path/IO/Synopsys/smic18IO_stagger_ss.db ] C、set search_path [list . ${synopsys_root}/libraries/syn ${synopsys_root}/dw/syn_ver \ ${synopsys_root}/dw/sim_ver \ $lib_path/STD/Synopsys $lib_path/IO/Synopsys ] D、set target_library [list $lib_path/STD/Synopsys/smic18_ss.db \ $lib_path/IO/Synopsys/smic18IO_line_ss.db \ $lib_path/IO/Synopsys/smic18IO_stagger_ss.db ] E、set synthetic_library “” set command_log_file “./command.log” set designer “zjw” set company “soc of xupt”

flotherm散热学习(中文教程)

练习题 1: FLOTHERM软件的基本操作本练习通过创建一个非常简单的算例让用户对Flotherm软件的操作有一个基本的了解。本练习逐步指导用户完成安放在钢板的热模块的创建，具体步骤如下 1.创建和保存一个新的项目 2.创建实体 3.定义网格、求解 4.分析结果

练习题 1: FLOTHERM软件的基本操作从[开始/程序/ Flomerics/FLOTHERM 6.1/ FLOTHERM 6.1] 启动FLOTHERM或用桌面快捷键出现彩斑屏幕，接着项目管理窗口(Project Manager以下简称PM)会自动打开。

练习题 1: FLOTHERM软件的基本操作单击项目管理窗口(PM)的顶部菜单条’Project’(项目)，下拉菜单，选择‘Save As’(另存为). 在顶部的数据框(文本‘Project Name’(项目名称)右边)中键入项目名称“Tutorial 1”，另外在‘Title’(标题)输入框中键入 “First Flotherm Tutorial” 点击按钮‘Notes’(备注)，打开输入框让用户输入项目相关注释，如：在下面我们可以用改变的日志区分建模过程，现在，只要点击按钮‘Date’(日期) 把当前的日期加入文本区。移动鼠标到‘System’(系统) () ，右键点击，在下拉菜单中选择‘Location’(安置)。我们需要设定模型所包含的区域尺寸，保持‘Position’(位置)中各项为零，另外将‘Size’(尺寸)改为： X = 0.07 m Y = 0.40 m Z = 0.30 m

练习题 1: FLOTHERM软件的基本操作单击选中‘root assembly’(根组件)，然后点击项目管理窗口 (PM)顶部新部件图标() 打开调色板(Palette)，然后点击立方体(cuboid)图标()。移动鼠标到项目管理窗口(PM)树状结构中新创建的立方体 (cuboid)，右键点击，在下拉菜单中选择‘Location’(安置)。在‘Name’(名称)输入框中键入“Large Plate”。

DC基本问题

1.14. translation这一步是用什么DC命令来实现的? 我们知道，DC综合过程包括3个步骤：translation + logic optimization + mapping transition 对应命令为 read_verilog(read_vhdl等) logic optimization 和 mapping 对应于 compile 1.15. 逻辑优化和映射（logic optimization + mapping）又是用什么DC命令来实现的? logic optimization 和 mapping 均在compile命令完成，但是可以指定使用特殊的优化方法：structural 和flatten，建议大家在synthesis时同时生成structural 和flatten格式的netlist，然后打开看看到底有什么不同之处。 1.17. 基于路径的综合的意思是什么? 路径（path），是DC中的一个重要概念。它包括4种路径方式： 1 input到FF的D端。 2 FF的clk到另一个FF的D端。 3 FF的clk到输出Q。 4 input到output。基于路径的综合就是对这四种路径进行加约束，综合电路以满足这些约束条件。 1.24 reference 是指什么? 和cell 有什么区别? 当存在一个模块被多次例化，那么该模块就称为reference 1.25 如何读入一个design? 使用analyze + elaborate 或者 read_verilog、read -f verilog、 read_vhdl、read_file 命令。 1.26 analyze+ elaborate 和 read 命令有什么区别? read_file 是可以读取任何synopsys支持格式的；analyze和eloborate 只支持verilog和VHDL两个格式，但是他们支持在中间过程中加入参数而且以便以后可以加快读取过程。

Encounter使用入门教程

Encounter使用入门教程本教程介绍一下自动布局布线工具Encounter的使用知识，开始以一个简单的十进制计数器版图的自动实现为例子，之后介绍包含block模块的复杂的版图自动实现。在Designer Compiler使用入门教程中，笔者设计了一个十进制计数器，并经过Design Compiler对其进行综合后获得了门级综合网表文件counter.sv以及约束文件counter.sdc，根据这两个文件，我们就可以使用SOC Encounter实现十进制计数器的物理版图设计了。首先，我们要准备使用Encounter进行版图自动设计时所需要的数据：时序库文件：fast.lib,slow.lib,tpz973gwc.lib,tpz973gbc.lib 物理库文件：tsmc18_6lm_cic.lef,tpz973g_5lm_cic.lef,tsmc18_6lm_antenna_cic.lef 门级网表文件：pad_counter.sv 时序约束文件：pad_counter.sdc IO位置放置文件：pad_counter.io //在设计导入Encounter中指定PAD的放置位置文件，不是必须文件还有其它一些文件在后面用到时进行介绍。一、网表中添加PAD、编写IO Assignment File 这里，pad_counter.sv是加入PAD后综合得到的门级网表。工程项目中设计制作完成后的芯片要进行封装，PAD就是芯片在封装时连接封装引线的地方。一般信号输入/输出PAD即I/O PAD要在综合前添加进入网表中，电源电压PAD 可以在综合时添加也可以在综合后添加。接下来就先介绍一下如何在网表中加入PAD，其实给网表加入PAD就是一般的module例化，和Verilog中一般的module 模块例化是一样的。这里介绍在综合时给设计中加入I/O PAD。十进制计数器的Verilog源程序如下：module Cnt10(reset_n,clk,in_ena,cnt,carry_ena); input clk; input reset_n; input in_ena; output [3:0] cnt; output carry_ena; reg [3:0] cnt; reg carry_ena; always @(posedge clk or negedge reset_n) begin if(!reset_n) cnt<=4'b0; else if(in_ena && cnt==4'd10)

DC使用全书(Design Compiler)

DC学习----第一章基本概念作者：未知时间：2010-08-15 15:02:50 来自：网络转载 1.1 启动文件启动文件用来指定综合工具所需要的一些初始化信息。DC使用名为“.synopsys_dc.setup”的启动文件，启动时，DC会以下述顺序搜索并装载相应目录下的启动文件： 1)、DC的安装目录； 2)、用户的home目录； 3)、当前启动目录。注意：后装载的启动文件中的设置将覆盖先装载的启动文件中的相同设置。下面是一个DC启动文件的实例，它包含了几乎所有重要的设置，下文将结合该实例解释启动文件中各项设置的具体含义。例1-1（一个DC启动文件）： search_path= search_path + {“.”, synopsys_root + “/dw/sim_ver” } search_path= search_path + { “~/risc32/synthesis/libraries” } target_library={ tcb773stc.db } synthetic_library={dw_foundation.sldb} link_library = { “*”, dw_foundation.sldb, tcb773stc.db } symbol_library = { tcb773s.sdb } synlib_wait_for_design_license = {"DesignWare-Foundation"} alias rt “report_timing” designer= XXXXX company= “ASIC Lab, Fudan Univ.” search_path指定了综合工具的搜索路径。 target_library为综合的目标库，它一般是由生产线提供的工艺相关的库。 synthetic_library是综合库，它包含了一些可综合的与工艺无关的IP。dw_foundation.sldb是Synopsys提供的名为Design Ware的综合库，它包含了基本的算术运算逻辑、控制逻辑、可综合存储器等IP，在综合是调用这些IP有助于提高电路性能和减少综合时间。 link_library是链接库，它是DC在解释综合后网表时用来参考的库。一般情况下，它和目标库相同；当使用综合库时，需要将该综合库加入链接库列表中。 symbol_library为指定的符号库。 synlib_wait_for_design_license用来获得DesignWare-Foudation的许可(license)。 alias语句与UNIX相似，它定义了命令的简称。最后的designer和company项则表明了设计者和所在公司。另外，在启动文件中用符号“/*” 和“*/” 进行注释。 1.2 设计实体在DC中，总共有8种设计实体： λ设计(Design)：一种能完成一定逻辑功能的电路。设计中可以包含下一层的子设计。单元(Cell)：设计中包含的子设计的实例。λ λ参考(Reference)：单元的参考对象，即单元是参考的实例。端口(Port)：设计的基本输入输出口。λ λ管脚(Pin)：单元的输入输出口。连线(Net)：端口间及管脚间的互连信号。λ λ时钟(Clock)：作为时钟信号源的管脚或端口。

dc使用

DC使用说明文件说明：在进行下面的演示时需要用到两个文件，一个是example1.v，它是描述一个电路的verilog代码，我们的目标就是用DC综合这个代码得到满足约束条件的电路网表；另一个是dc.scr，它是综合example1.v的脚本文件。这两个文件都在/home/student1000目录下，大家把它们拷贝到自己的目录下，以备使用。DC既可使用图形界面，也可不使用图形界面而直接运行脚本来综合电路。一、DC图形界面的使用。 1.DC图形界面的启动 1.1 打开一个终端窗口，写入命令dv –db_mode，敲入回车。则DC图形界面启动，如下图所示

红框处是DC的命令输入框，以下在图形界面上的操作都可以在命令输入框中输入相应的命令来完成。选择Help----- Man Pages可以查看DC的联机帮助。相应指令：man。例：man man表示查看man命令的帮助。man create_clock表示查看creat_clock命令的帮助。

2.设置库文件选择File---- Setup 需要设置以下库文件，如下图。相应指令： set search_path [list /tools/lib/smic25/feview_s/version1/STD/Synopsys \ /tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys] set target_library { smic25_tt.db } set link_library { smic25_tt.db } set symbol_library { smic25.sdb }

FLOTHERM教程

练习题 7: 响应面和优化本练习通过指导用户完成如下任务，细化电子机箱模型： 1.定义开孔位置和开孔率（free area ratio）的研究参数 2.创建响应面，以确定最佳外形和理解设计的敏感性 Tutorial 7 – Response Surfaces and Optimization 本练习将研究改变进口通风位置和开孔率下热性能的敏感性，为了非热设计方面的原因，我们假定需要进一步减小开孔面积。同时也注意到，模型采用了简化的主板和电源模块，以加速求解，使求解时间控制在培训可接受的范围内，并且，不影响我们研究详细模型的参数和优化。如果Tutorial 6没有被导入，先要导入（ Load），并另存为 Tutorial 7. 输入标题（Title）为“Optimize Venting”

Tutorial 7 – Response Surfaces and Optimization 我们首先要做的是将进风口的高度改为 50 mm，以减小空气流入的面积首先，调整机箱（Chassis）的High X壁面上孔（Hole）的高度为50 mm. 在项目管理（Project Manager）窗口中右击 HighX壁面上的孔（Hole），进入 Construction 菜单，将尺寸中238 mm 改为50 mm，点击OK 退出在出现的网格改变信息窗口中点击‘No’

Tutorial 7 – Response Surfaces and Optimization 接着，改变多孔板（Perforated Plate）尺寸，使之和孔的大小一致右击 ‘High X Perf’，进入Construction 菜单改变尺寸238 mm 为 50 mm. 我们还需要改变定义孔的方式，使后面的练习时可以简单地设定参数的变化 In the在右图的对话框中，将覆盖（Coverage）设置从间距（Pitch）设定改为开孔率（Free Area Ratio）设置开孔率（Free Area Ratio ）为 0.95. 现在，我们在优化模块（Command Center）中可以定义一个变量(the Free Area Ratio) ，不需要定义两个变量(X-Pitch and Y-Pitch).

中文DC文档

max_transition可以定义为上升或下降电阻和线网负载的乘积，除了工艺库中提供的，用户也可自己定义，而实际采用的是最严格的那个定义值。相比较max——transition并不直接控制线网的实际电容，而max_capacitance作为直接控制电容的限制而提出的。但是其cost function是基于总的电容而不是瞬态时间。二者可以同时定义。没有违反约束的定义是：驱动pin或者是port的max capacitance大于或者是等于所有被驱动管的电容之和。 Max transition和max fanout 和max capacitance可以用来决定设计中的buffer个数。―――影响时间参数优化约束―――对时间的约束优先于对面积的约束。在满足对面积的约束之前，会尽量的考虑满足对时间约束条件的满足。对时间的约束―――－时序电路中通过对时钟的定义来达到，set input delay和set output delay。 ――――组合电路通过对set max delay和set min delay来设定点点之间的时间延迟，max delay通过设定set max delay和creat clock来达到；而min delay通过设定set min delay和对保持时间的要求来达到。其中的使用set fix hold来固定保持时间。优化的过程就是减少代价函数的过程――包括设计规则代价函数和优化代价函数。Max delay cost；min delay cost；max power cost；max area cost；其中max delay cost是代价函数中具有最优权。 Max delay cost的计算：最差的违背和每个路径组的权重之积――worst violation；path group；当设计不能满足时序单元的建立时间的要求的时候，违背就发生了。一般，把由一个时钟约束的路径组合成一个路径组，这样每个时钟都建立了一个单独的路径组，而剩余的路径组合成默认的路径组，如果在没有时钟的情况下，所有的路径都组合成一个默认的路径组。而综合总是针对路径进行的，所以很容易给每个路径定义其权重。如：max delay cost＝1×1＋1×2＋1×3＝6 min delay cost次重。与路径无关，是所有的最差的min delay违背之和，当实际的延迟时间小于设定的期望的延迟时间的时候，违背就发生了。如：min delay＝1＋2＋3＝6 max power是用于ECL电路中。综合时候的时钟设定：设定时钟树的时候，使用set dont touch network来设定时钟的dont touch参数值，防止 buffers。 Synopsys的STA不报告时序单元中针对时钟管脚的延迟（认为是理想状态－0）。如果时钟经过门单元的话，则不能认为时钟延迟是0，所以也要设定set clock skew－proagated选项来得到非零的时钟延迟，如果ASIC提供商已经定义了相对于时序单元管脚的潜在的时钟skew的上限的话，可以用set clock skew －uncertainty来定义skew。在设定完时钟之后，我们要使用set input delay和set output delay－option来设定输入输出端口的时间设定。用set multicycle path来设定复合时钟。

synopsys_DC-200809安装图文详解

Synopsys Design Compiler 2008.09安装图文详解安装环境说明：此文讲述的是基于虚拟机VMware 中的Ubuntu10.04系统安装DC 的详细过程。在其它Linux 系统安装也可以循此步骤安装。安装资源准备：synopsys installer 2.0版本；scl(scl_v10.9.3_common 和scl_v10.9.3_linux)；DC _200809(Design Compiler_200809_common 和Design Compiler_200809_linux);license 。破解工具：EFA LicGen 0.4b 和 Synopsys SSS Feature Keygen 。安装的目录结构：在安装的过程中会选择要安装的路径，这些指安装后的文件夹结构。安装过程：（安装是在root 权限下进行的，推荐） 1．安装前确保Linux 系统已经安装了csh .若没有安装，通过命令apt-get installer csh 安装，如下所示：（注：我之前死活装不上CSH ，发现需要更新一下sudo apt-get update ） 2．安装installer ：将synopsys installer2.0 解压到installer 文件夹即可. 3．安装SCL : 通过命令./installer –gui ，采用图形化用户界面的方式安装。首先用cd 命令转到installer 目录下，然后执行 ./installer –gui 命令。如图所示：（参照图中下方两行命令）

选中目标后，点击Done。接下来一直点击Next就行，出现下面的情况，点击NO，继续安装。

DC综合操作流程_设置流程

总流程 1：库的设置 2：设计的读入 3：设置环境属性（1）set_operating_conditions （2）set_wire_load_model和set_wire_load_mode （3）set load （4）set_drive或者set_driving_cell 4：设计规则约束（1）set_max_transtion （2）set_max_capacitance （3）set_max_fanout 5：优化约束（1）create_clock （2）set_clock_uncertainty （3）set_clock_latency （4）set_input_delay （5）set_output_delay （6）set_false_path （7）set_multicycle_path （8）set_max_delay和set_min_delay （9）set_max_area

7：一些编译命令及DC的输出格式注意： 1：在前端设计中一般不做hold_time的约束，hold_time的约束可以在后端修复！！！

总流程： 1:对库进行基本设置，如下:设置完成后应该查看.synopsys_dc.setup里面库的设置和软件application setup处的设置是否一样！DC的初始化文件.synopsys.dc.setup需要用ls –a显示,命令：more .synopsys.dc.setup查看文件内容！

2：读入设计，两种方法：read和analyze+elaborate Analyzer是分析HDL的源程序并将分析产生的中间文件存于work（用户可以自己指定）的目录下；Elaborate则在产生的中间文件中生成verilog的模块或者VHDL的实体缺省情况下，elaborate读取的是work目录中的文件

SynopsysDC中文培训实验

SYNOPSYS Lab1 Setup and Synthesis Flow 缩略词：Design Compile =DC；备注：UNIX%代表在linux终端下进行操作，其余的代表在DC下进行DC命令输入前言： DC(Design Compiler)是Synopsys的logical synthesis优化工具，它根据design description 和constraints自动综合出一个优化了的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和netlist等，并产生多种性能报告，在缩短设计时间的同时提高读者设计性能。基本的综合流程：

该基本综合流程包含下列步骤： 1. 发展HDL文件输入Design Compiler的设计文件通常都是用诸如VHDL和Verilog HDL等硬件描述语言编写。这些设计描述必须小心地编写以获得可能的最好的综合结果。在编写HDL代码时，你需要考虑设计数据的管理、设计划分和HDL编码风格。划分和编码风格直接影响综合和优化过程。虽然流程中包含该步骤，但实际上它并不是Design Compiler的一个步骤。你不能用Design Compiler工具来编写HDL文件。 2. 指定库通过link_,target_,symbol_,和synthetic_library命令为Design Compiler指定链接库、对象库、符合库和综合库。链接库和对象库是工艺库，详细说明了半导体厂家提供的单元和相关信息，象单元名称、单元管脚名称、管脚负载、延迟、设计规则和操作环境等。符号库定义了设计电路图所调用的符号。如果你想应用Design Analyzer图形用户界面，就需要这个库。另外，你必须通过synthetic_library命令来指定任何一种特殊的有许可的设计工具库（你不需要指定标准设计工具库）。 3. 读入设计 Design Compiler使用HDL Compiler将RTL级设计和门级网表作为设计输入文件读入。通过analyze和elaborate命令读入RTL级设计，通过read_file或read命令读入门级网表。Design Compiler支持所有主要的门级网表格式。如果你用read_file或read命令读入RTL设计，等于实现了组合3analyze和elaborate命令的功能。 4. 定义设计环境 Design Compiler要求设计者模拟出待综合设计的环境。这个模型由外部的操作环境（制造流程、温度和电压）、负载、驱动、扇出、线负载模型等组成。它直接影响到设计综合和优化的结果。利用图2-4中该步骤下所列的一系列命令来定义设计环境。5. 设置设计约束 Design Compiler利用设计规则和最优化约束来控制设计的综合。厂家工艺库提供设计规则以保证产品符合规格、工作正常。典型的设计规则约束转换时间（set_max_transition）、扇出负载（set_max_fanout）和电容（set_max_capacitance）。这些规则指定了要求的工艺，你不能违反。当然，你可以设置更严格的约束。最优化约束则定义了时序（时钟、时钟错位、输入延时和输出延时）和面积（最大面积）等设计目标。在最优化过程中，Design Compiler试图去满足这些目标，但不会去违反任何设计规则。利用图2-4中该步骤下所列的一系列命令来定义这些约束。为能够正确地优化设计，必须设置更接近现实情况的约束。你选择的编译策略将影响设计约束的设置。流程中的步骤5和步骤6是相互依赖的。 6. 选择编译策略你可以用来优化层次化设计的两种基本编译策略被称为自顶向下和从下上。在自顶向下的策略里，顶层设计和它的子设计一起进行编译。所有的环境和约束设置都根据顶层设计来定义。因此，它会自动的考虑内部模块的依赖性。但对于大型设计，这种方法并不实用，因为所有的设计必须同时贮存在内存里。在从下到上的策略里，分别对子设计进行约束和编译。在成功编译后，这些设计都被赋予一个dont_touch参数，防止在随后的编译过程中对它们进行进一步的改变。然后这些编

synopsys工具安装教程

前言：这是本人经过两个星期的奋斗，从对linux命令的生涩到熟练，对后端工具的陌生到熟悉的一段战斗史！！！下面我把我的操作过程详细写下，供大家学习参考！！一：准备工作所需平台 1、vmware9 2、RHEL(红帽企业版)6.3 Synopsys 工具 1、installer_v3.0（安装synopsys EDA tools 的图形界面的安装工具） 2、scl_10.9.3（synopsys license 管理工具，用于启动tools 的features） 3、dc_2009.06（逻辑综合工具） 4、icc_2009.06(布局布线工具) 5、pt_2012.12(时序分析工具) License生成工具 1、EFA LicGen 0.4b 2、Synopsys SSS Feature Keygen 3、Synposys.src（最新的据我所知是40kb大小，有比较全的features）二：搭建RHEL 1、安装vmware：本章节详见另一个文档。文档名为“vmware安装手册”。还有一份汉化包，需要可自行下载。 2、安装RHEL：本章详见另一个文档。文档名为“RHEL6.3安装手册”。 Ps：有一个页面会让你选择安装的软件包，这个时候人工勾上所有的软件包，不然启eda 工具的时候会发现很多系统库找不到。三：vmware tools安装 1、以root用户进入linux，找到左上角的VM选项，下拉之后选择安装wmware tools。

过一会儿会弹出来一个框框，显示vmwaretools-9.2.2-893683.tar.gz 然后新开一个终端，输入cd /media 你会看到vmwaretools-9.2.2-893683.tar.gz就在那里。然后把他拷贝出来，后解压安装。具体命令可以网上搜索。四：license制作 License制作要用到上述的材料，具体详见另一个文档。文档名为“license制作”。将license文件，即synopsys.dat文件放到linux下的共享文件夹。五：软件安装注意：安装之前先确保可以使用共享文件夹，一般是cd /mnt/hgfs/共享文件夹名字。拷贝文件都是从这里开始的。 1. 目录结构，本人以用户登录，建了/homr/hy/eda/synopsys 文件夹，下面是文件夹内部的目录结构，仅供参考以及便于后面的说明 /eda/synopsys | ---- installer3.0 | ---- scl | ---- license | ---- dc200906 2. 安装installer，将installer 3.0 解压到installer 文件夹即可； 3、安装SCL 首先将scl下的两个tar包（scl_v10.9.3_common.tar 和scl_v10.9.3_linux.tar）放到scl/temp 文件夹中，不用解压缩，installer 会自动分析压缩包的。然后进入到installer 文件中，运行./setup.sh 然后会提示选择安装源，选择/eda/synopsys/scl/temp，按照提示继续向下，最后会提示安装路径，选择 /eda/synopsys/scl 即可。 4、然后安装DC。将DC2009.06 的common 和linux 平台文件解拷贝到同一目录 /home/hy/eda/synopsys /dc2009.06 下.

DC介绍

1 Introduction to Design Compiler1 Design Compiler is the core of the Synopsys synthesis software products. It provides constraint-driven optimization and supports a wide range of design styles. The Design Compiler tools synthesize your HDL description into a technology-dependent,gate-level design. Design Compiler optimizes combinational or sequential designs for speed, area, and power, and supports both ?at and hierarchical designs. Figure 1-1Design Compiler Overview VHDL Source Verilog Source Other Input Formats VHDL Compiler HDL Compiler compile Design Compiler Mapped, Technology- Dependent Netlist

Design Compiler provides links to electronic design automation(EDA) tools, such as place and route tools, and post layout resynthesis techniques, such as in-place optimization. These EDA tool links enable sharing of information (such as forward-directed constraints and delays) between Design Compiler and external tools. This chapter includes the following sections: ?Design Compiler Products ?User Interfaces ?Supported File Formats ?Supported File Formats ?License Requirements ?Resource Requirements ?High-Level Design Flow Design Compiler Products Synopsys provides a spectrum of Design Compiler products,which vary in the complexity of the features offered.Choose the right product for your design environment,based on your synthesis requirements. Using the Design Compiler products, you can ?Produce fast,area-ef?cient ASIC designs by using user-speci?ed gate-array, FPGA, or standard-cell libraries ?Translate designs from one technology to another