实验四二进制加、减法实验

一、实验要求和目的

1．熟悉汇编语言二进制多字节加法基本指令的使用方法；

2．熟悉汇编语言二进制多字节减法基本指令的使用方法；

3．掌握汇编语言编程的一般结构。

二、软硬件环境

1．硬件环境：微机CPU 486以上，500MB以上硬盘，32M以上内存；

2．软件环境：装有MASM 5.0、DEBUG、LINK和EDIT等应用程序。

三、实验涉及的主要知识单元

1、二进制加法基本指令

（1）ADD指令

格式：ADD DST，SRC

该指令把源操作数（SRC）指向的数据与目的操作数（DST）相加后，将结果放到目的操作数（DST）中，所执行的操作：(DST)←(SRC)+(DST)

SRC和DST不能同时为存储器操作数和段寄存器，同时SRC和DST的数据类型要匹配，要同是字节或字。受影响的标志位有：OF，SF，ZF，AF，PF，CF。

（2）ADC指令

格式：ADC DST，SRC

所执行的操作：(DST)←(SRC)+(DST)＋CF 了解清楚进位是怎样加的

该指令把两个操作数（SRC和DST）相加以后，再加上进位标志CF，将结果放到目的操作数（DST）中。受影响的标志位有：OF，SF，ZF，AF，PF，CF。ADC指令多用于多精度数据相加。

2、二进制减法基本指令

（1）SUB指令

格式：SUB DST，SRC

所执行的操作：(DST)← (DST)－(SRC)

该指令把源操作数（SRC）指向的数据与目的操作数（DST）相减后，将结果放到目的操作数（DST）中，SRC和DST不能同时为存储器操作数和段寄存器（，同时SRC和DST的数据类型要匹配，要同是字节或字。受影响的标志位有：OF，SF，ZF，AF，PF，CF。

（2）SBB指令

格式：ADC DST，SRC

(DST)← (DST)－(SRC)－CF 了解清楚进位是怎样减的

该指令把两个操作数（SRC和DST）相减以后，再减去CF，将结果放到目的操作数（DST）中。受影响的标志位有：OF，SF，ZF，AF，PF，CF。SBB指令多用于多精度数据相加。

3、多精度数相加程序设计示例

将两个双字长度的数分别相加。

首先进行题目分析：

（1）如何存放多精度数？

多精度数的存放有两种方式，高地址优先（如1234H，5678H表示56781234H）和低地址优先（如1234H，5678H表示12345678H），具体的存放方式由用户根据自己的习惯选择。在这里虑我们使用了高地址优先的存储方式。

（2）分析程序设计

由于汇编语言的ADD，ADC，SUB，SBB指令都不支持两个操作数都是存储器操作数的情况，因此将一个操作数的低字放到寄存器AX中，高字放到寄存器DX中分别完成高字部分的加法，高字部分的带进位加法。

（3）具体程序设计

MOV AX,5311H

MOV DX,8A13H

ADD AX,4783H ；低字部分相加

ADC DX,9526H ；高字部分带进位相加

四、实验内容与步骤

1、实验内容

（1）编写程序，实现长度为2字的两个多精度数相减。

（2）编写程序，实现一个长度为3字的多精度数和一个长度为2字的多精度数相加减。

2、实验步骤

（1）预习多精度数加减法基本知识，根据实验内容，画出流程图；

（2）根据所画的流程图编写相应的程序段；

（3）利用DEBUG的A命令输入对应程序片段，调试并分析结果是否正确。

（4）对写好的程序片段，利用DEBUG的T、P命令或G命令查看数据区，核对实验结果。

五、思考与练习

在例子中没有考虑最高位溢出的问题，若考虑到最高位可能发生溢出，该如何修改程序。

实验四、计数器的设计电子版实验报告

实验四：计数器的设计实验室：信息楼247 实验台号： 4 日期：专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。二、实验内容（一）用D触发器设计4位异步二进制加法计数器由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制数。（用两个74LS74设计实现）（二）利用74LS161设计实现任意进制的计数器设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。

三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器

四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。

设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】

表2 全加器逻辑功能真值表图4 全加器方框图图5 全加器原理图多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。四位全加器如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【实验步骤】 (1)建立新工程项目：打开modelsim软件，进入集成开发环境，点击File→New project建立一

个工程项目adder_4bit。建立文本编辑文件：点击File→New在该项目下新建Verilog源程序文件并且输入源程序。 (2)编译和仿真工程项目：在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。四位全加器 1、原理图设计如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【仿真和测试结果】下图为四位全加器的仿真图：

二进制的运算法则

1.2 微型计算机运算基础 1.2.1 二进制数的运算方法电子计算机具有强大的运算能力，它可以进行两种运算：算术运算和逻辑运算。1．二进制数的算术运算二进制数的算术运算包括：加、减、乘、除四则运算，下面分别予以介绍。（1）二进制数的加法根据“逢二进一”规则，二进制数加法的法则为： 0＋0＝0 0＋1＝1＋0＝1 1＋1＝0 （进位为1） 1＋1＋1＝1 （进位为1）例如：1110和1011相加过程如下：（2）二进制数的减法

根据“借一有二”的规则，二进制数减法的法则为： 0－0＝0 1－1＝0 1－0＝1 0－1＝1 （借位为1）例如：1101减去1011的过程如下：（3）二进制数的乘法二进制数乘法过程可仿照十进制数乘法进行。但由于二进制数只有0或1两种可能的乘数位，导致二进制乘法更为简单。二进制数乘法的法则为： 0×0＝0 0×1＝1×0＝0 1×1＝1 例如：1001和1010相乘的过程如下：

由低位到高位，用乘数的每一位去乘被乘数，若乘数的某一位为1，则该次部分积为被乘数；若乘数的某一位为0，则该次部分积为0。某次部分积的最低位必须和本位乘数对齐，所有部分积相加的结果则为相乘得到的乘积。（4）二进制数的除法二进制数除法与十进制数除法很类似。可先从被除数的最高位开始，将被除数（或中间余数）与除数相比较，若被除数（或中间余数）大于除数，则用被除数（或中间余数）减去除数，商为1，并得相减之后的中间余数，否则商为0。再将被除数的下一位移下补充到中间余数的末位，重复以上过程，就可得到所要求的各位商数和最终的余数。例如：100110÷110的过程如下：

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

四年级数学加减法的简便算法

教学目标：１．使学生理解并掌握加、减法的一些简便运算，并会在实际计算中应用．２．通过学习加、减法的简便运算，逐步培养学生的简算能力及运用知识解决实际问题的能力．教学重点：学会并掌握加、减法简便运算的方法．教学难点：明确要加的数或要减的数是接近哪个整百、整十数；加上或减去整百、整十数，多加了或多减了多少．教具和学具：教具：口算卡片．教学步骤：（一）铺垫孕伏 1．减法的意义是什么？ 2．根据1745+980=2725,直接写出下面的得数. 2725－1745=( ) 2725－980=( ) 3．口算下面各题． 574+200476－300247+20 352－200615+300113+60 （二）探求新知１．导入：利用复习中的口算最后一道题113+60．

教师叙述:同学们会很快地计算出113+60的得数,因为60是一个整十数.那么,怎样很快计算出象113+5 9这样算式的得数呢?首先我们要研究加、减法的一些简便算法．(演示课件“加、减法的简便算法”,出示课题)下载２．教学例1．(演示课件“加、减法的简便算法”,出示例1)下载育民小学图书室新买来130本图书．其中故事书46本,科技书34本,其余的是连环画．买来连环画多少本？ (1)让学生用两种方法自己解答． 130-46-34130-(46+34) =84-34=130-80 =50(本)=50(本) (2)学生讨论:两种算法结果怎样?哪一种算法比较简便? (3)教师提示: 从130里依次减去46和34,等于从130里减去46与34的和. 3．学例2．(演示课件“加、减法的简便算法”,出示例2)下载计算295－128－72． (1)让学生观察题里的数目有什么特点? (2)让学生联系例1同桌进行讨论怎样计算比较简便,为什么? (3)教师强调:从295中依次减去128和72,等于从295中减去128与72的和.而这两个数的和恰好是整百数,所以,先算(128+72),再算295－200,计算起来比较简便. ４．完成55页“做一做”

四位二进制加法计数器课程设计

成绩评定表学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法计数器评语组长签字：成绩日期20 年月日

课程设计任务书学院信息科学与工程学院专业通信工程学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110）实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110）工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。指导教师： 201 年月日专业负责人： 201 年月日学院教学副院长： 201 年月日

摘要本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境

加法器实验报告文档2篇

加法器实验报告文档2篇 Adder experiment report document 编订：JinTai College

加法器实验报告文档2篇小泰温馨提示：实验报告是把实验的目的、方法、过程、结果等记录下来，经过整理，写成的书面汇报。本文档根据实验报告内容要求展开说明，具有实践指导意义，便于学习和使用，本文下载后内容可随意修改调整及打印。本文简要目录如下：【下载该文档后使用Word打开，按住键盘Ctrl键且鼠标单击目录内容即可跳转到对应篇章】 1、篇章1：加法器实验报告文档 2、篇章2：加法器的基本原理实验报告文档篇章1:加法器实验报告文档【实验名称】【目的与要求】 1.掌握1位全加器的设计 2.学会1位加法器的扩展【实验内容】 1.设计1位全加器

2.将1位全加器扩展为4位全加器 3.使4位的全加器能做加减法运算【操作步骤】 1.1位全加器的设计（1）写出1位全加器的真值表（2）根据真值表写出表达式并化简（3）画出逻辑电路（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此（5）如果电路设计正确，将该电路进行封装以用于下一个环节 2.将1位全加器扩展为4位全加器（1）用1位全加器扩展为4位的全加器，画出电路图（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。

3.将4位的全加器改进为可进行4位加法和减法的运算器（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。画出该电路（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII 进行功能仿真并对仿真结果进行截图。【附录】篇章2:加法器的基本原理实验报告文档【按住Ctrl键点此返回目录】一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理

四位二进制减计数器概要

成绩评定表

课程设计任务书

摘要 Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。在QuartusII8.1软件中，建立名为wq的工程，用四位二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制减法计数器（缺1001,1010）的驱动方程。在Multisim软件里画出了四位二进制减法计数器的逻辑电路图。分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图，证明四位二进制减法计数器设计成功。关键字：VHDL语言；四位二进制减计数器；QUARTUSⅡ；Multisim

目录 1.课程设计目的 (1) 2.设计框图 (1) 3.实现过程 (2) 3.1Q UARTUSⅡ实现过程 (2) 3.1.1建立工程 (2) 3.1.2VHDL源程序 (4) 3.1.3波形仿真 (5) 3.1.4引脚锁定与下载 (7) 3.1.5仿真结果分析 (9) 3.2MULTISIM实现过程 (9) 3.2.1求驱动方程 (9) 3.2.2画逻辑电路图 (11) 3.2.3逻辑分析仪的仿真 (12) 3.2.4结果分析 (13) 4.总结 (14) 5.参考文献 (15)

计组-加法器实验报告

半加器、全加器、串行进位加法器以及超前进位加法器一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器

4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker）四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位

⑶超前进位加法器将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材 QuartusII仿真软件，实验箱三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果

四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致

二进制运算法则

二进制运算法则莱布尼兹也是第一个认识到二进制记数法重要性的人，并系统地提出了二进制数的运算法则。二进制对200多年后计算机的发展产生了深远的影响。他于1716年发表了《论中国的哲学》一文，专门讨论八卦与二进制，指出二进制与八卦有共同之处。目录德国著名的数学家和哲学家莱布尼兹，对帕斯卡的加法机很感兴趣。于是，莱布尼兹也开始了对计算机的研究。编辑本段研究过程 1672年1月，莱布尼兹搞出了一个木制的机器模型，向英国皇家学会会员们做了演示。但这个模型只能说明原理，不能正常运行。此后，为了加快研制计算机的进程，莱布尼兹在巴黎定居4年。在巴黎，他与一位著名钟表匠奥利韦合作。他只需对奥利韦作一些简单的说明，实际的制造工作就全部由这位钟表匠独自去完成。1974年，最后定型的那台机器，就是由奥利韦一人装配而成的。莱布尼兹的这台乘法机长约1米，宽30厘米，高25厘米。它由不动的计数器和可动的定位机构两部分组成。整个机器由一套齿轮系统来传动，它的重要部件是阶梯形轴，便于实现简单的乘除运算。莱布尼兹设计的样机，先后在巴黎，伦敦展出。由于他在计算设备上的出色成就，被选为英国皇家学会会员。1700年，他被选为巴黎科学院院士。莱布尼兹在法国定居时，同在华的传教士白晋有密切联系。白晋曾为康熙皇帝讲过数学课，他对中国的易经很感兴趣，曾在1701年寄给莱布尼兹两张易经图，其中一张就是有名的“伏羲六十四卦方位圆图”。莱布尼兹惊奇地发现，这六十四卦正好与64 个二进制数相对应。莱布尼兹认为中国的八卦是世界上最早的二进制记数法。为此，

莱布尼兹非常向往和崇尚中国的古代文明，他把自己研制的乘法机的复制品赠送给中国皇帝康熙，以表达他对中国的敬意。编辑本段法则二进制的运算算术运算二进制的加法：0+0=0，0+1=1 ，1+0=1， 1+1=10(向高位进位)；即7=111 10=1010 3=11 二进制的减法：0-0=0，0-1=1(向高位借位) 1-0=1，1-1=0 (模二加运算或异或运算) ；二进制的乘法：0 * 0 = 00 * 1 = 0，1 * 0 = 0，1 * 1 = 1 二进制的除法：0÷0 = 0，0÷1 = 0，1÷0 = 0 (无意义)，1÷1 = 1 ；逻辑运算二进制的或运算：遇1得1 二进制的与运算：遇0得0 二进制的非运算：各位取反。编辑本段二进制与其他进制的转换首先我们得了解一个概念，叫“权”。“权”就是进制的基底的n次幂。如二进制的权就是（2）*n了，十进制的权就是（10）*n，看到十进制我们就很自然的想到科学计算法中的（10）*n，对吧？有了权这个定义之后，我们就可以随便把一个进制的数转化成另一个进制的数了。日常生活中，由于电脑的字节，汉字西文的字节的原因，二进制最常见的转换是八进制，十六进制，三十二进制，当然还有十进制。二进制转换成十进制的原则是：基数乘以权，然后相加，简化运算时可以把数位数是0的项不写出来，（因为0乘以其他不为0的数都是0）。小数部分也一样，但精确度较少。二进制与八进制的转换：采用“三位一并法”（是以小数点为中心向左右两边以每三位分组，不足的补上0）这样就可以轻松的进行转换。二进制与十六进制的转换：采用的是“四位一并法”，就如二进制与八进制的转换一样。

分数的加减法及简便运算

分数的加减法一、同分母的分数加减法知识点：在计算同分母的分数加减法中，分母不变，直接用分子相加减。注意：在计算同分母的分数加减法中，得数如果不是最简分数，我们必须将得数约分，使它成为最简分数。例题一 5654+=5 10564=+=2 注意：因为5 10 不是最简分数，所以得约分，10和5的最大公因数是5，所以分子和分母同时除以5，最后得数是2. 例题二 1059105109= -=-注意：因为10 4 不是最简分数，必须约分，因为4和10的最大公因数是2，所以分子和分母同时除以2，最后的数是5 2 知识点回顾：如何将一个不是最简的分数化为最简？（将一个非最简分数化为最简，我们就是将这个分数进行约分，一直约到分子和分母互质为止。所以要将一个分数进行约分，我们必须找到分子和分母的最大公因数，然后用分子和分母同时除以他们的最大公因数。）

专项练习一：同分母的分数加减法的专项练习一、计算 715 - 215 712 - 112 1 - 916 911 - 711 38 + 38 16 + 16 314 +314 34 + 34 二、连线 19 +4 9 2 7377+ 145 +1 5 1 8 987+ 47 + 67 137 115 11141+ 18 +78 2911 9 3 92+ 2411 +511 59 2 121+ 三、判断对错，并改正（1）47 +37 = 714 （2）6 - 57 - 37 =577 -57 -3 7 =527 -3 7 =51 7 四、应用题（1）一根铁丝长710 米，比另一根铁丝长3 10 米，了；另一根铁丝长多少米？（2）3天修一条路，第一天修了全长的112 ，第二天修了全长的5 12 ，第三天修了全长的几分之几？

FPGA一位全加器设计实验报告

题目：1位全加器的设计一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。二．实验原理由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来显示。三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

四年级加减法运算定律与简便运算练习题

四年级运算定律与简便运算练习题（一）加、减法运算定律 1. 加法交换律定义：两个加数交换位置，和不变。字母表示：a+b=b+a 例如：16+23=23+16 546+78=78+546 2. 加法结合律定义：先把前两个数相加，或者先把后两个数相加，和不变。字母表示：（a+b）+c=a+(b+c) 例1.用简便方法计算下式：（1）63+16+84 （2）76+15+24 （3）140+639+860 （4）63+1.6+8.4 （5）0.76+15+0.24 （6）1.4+639+8.6 举一反三：（1）46+67+54 （2）680+485+120 （3）155+657+245 （4）0.46+67+0.54 （5）6.80+485+1.20 （6）1.55+657+2.45

3.减法交换律、结合律注：减法交换律、结合律是由加法交换律和结合律衍生出来的。减法交换律：如果一个数连续减去两个数，那么后面两个减数的位置可以互换。字母表示：b-c-a=c-b-a 例2. 简便计算： 198-75-98 346-58-46 7453-289-253 减法结合律：(1)如果一个数连续减去两个数，那么相当于从这个数当中减去后面两个数的和。字母表示：a-b-c=a-(b+c) *****同学关键就是错这个概念，重点看 (2)如果一个数减去一个数，再加一个数，那么相当于从这个数当中减去后面两个数的差。字母表示：a-b+c=a-(b-c) 例3.简便计算：（1）369-45-155 （2）896-580-120 （3）1823-254-746

(4)176-(76+52) (5) 268-(68+15) (6)345-(38+45) （7）156-48+48 （8）96-75+25 （9）164-57+37 （10）457-（158-43） (11) 186-(98-14) (12)234-(88-66) 4.拆分、凑整法简便计算拆分法：当一个数比整百、整千稍微大一些的时候，我们可以把这个数拆分成整百、整千与一个较小数的和，然后利用加减法的交换、结合律进行简便计算。例如：103=100+3，1006=1000+6，… 凑整法：当一个数比整百、整千稍微小一些的时候，我们可以把这个数写成一个整百、整千的数减去一个较小的数的形式，然后利用加减法的运算定律进行简便计算。例如：97=100-3，998=1000-2，… 例4.计算下式，能简便的进行简便计算：（1）89+106 （2）56+98 （3）658+997

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

(完整word版)加减法简便计算

加减法简便计算加减法简便计算 200-624-76 2100-728-772 273-73-27 847-527-273 278+463+22+37 732+580+268 1034+780320+102 425+14+186 214-（86+14）787-（87-29）365-（65+118）455-（155+230） 576-285+85 825-657+57 690-177+77 755-287+87 871-299 157-99 363-199 968-599 456－（256－36） 158+262+138 375+219+381+225 5001－247－1021－232 （181+2564）+2719 378+44+114+242+222 276+228+353+219 (375+1034)+(966+125) (2130+783+270)+1017 1 / 4

加减法简便计算 99+999+9999+99999 7755－(2187+755) 2214+638+286 3065－738－1065 899+344 2357－183－317－357 2365－1086－214 497－299 2370+1995 158+262+138 375+219+381+225 5001－247－1021－232 （181+2564）+2719 378+44+114+242+222 276+228+353+219 (375+1034)+(966+125) (2130+783+270)+1017 96+997+9998+99999 3065－738－1065 2214+638+286 899+344 2357－183－317－357 497－299 2 / 4

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30

目录一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

(完整)四年级加减法简便运算作业

158+262+138 375+219+381+225 214+638+286 3065－738－1065 2357－183－317－357 2365－1086－214 497－299 370+995 399+498 883－398 273-73-27 856－（456－221） 787-（87-29） 365-（65+118） 455-（155+239） 100+45-100+45 324-68+32 672-36+64 324-68-32 700－201 899+344 487－287－139－61 500－257－34－143 2000－368－132 568－（68＋178） 155＋256＋45－98 514+189－214 369－256+156 512+（373—212）897－72+28 187+120+18+262 乘法简便计算 28×4×25 125×32×25 9×72×125 12×25 25×24 138×25×4 (13×125)×(3×8)(12+24+80)×50 88×125 32×(25+125) 102×76 25×（8+4） 25×（24+16） 178×99+178 32×125 84×36+64×84 75×98+2×75 83×102－83×2 35×8+35×6-4×35 （40+4）×25 35×37+65×37 31×（200+5） 39×28+39×22 25×404 99×36+36 125×25×8×4 8×17×125 25×15×4 50×69×2 135×50×2

容易出错类型（共五种类型） 600-60÷15 20X4÷20X4 736-35X20 25X4÷25X4 98-18X5+25 56X8÷56X8 280-80÷ 4 12X6÷12X6 175-75÷25 25X8÷25X8 80-20X2+60 36X9÷36X9 36-36÷6-6 25X8÷（25X8） 15X97+3 100+1-100+1 48X99+1 1000+8-1000+8 5+95X28 102+1-102+1 65+35X13 25+75-25+75 40+360÷20-10 简便计算练习题6 79×42+79+79×57 301×45 26×39＋61×26 356×9－56×9 99×55＋55 78×101－78 52×76＋47×76＋76 134×56－134＋45×134 48×52×2－4×48 102+1-102+1

四位二进制加法计数器

学院信息学院专业通信工程姓名陈洁学号02 设计题目数字系统课程设计内容四位二进制加法计数器技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101 设计任务 1.按要求设计VHDL程序， 2.在Xinlinx Ise环境中运行程序并输出仿真波形。工作进度和安排第18周： 1.学习Xinlinx Ise软件知识，熟悉软件相关操作； 2.学习multsim软件知识，熟悉其在画逻辑电路时的应用； 3.查阅相关资料，学习时序逻辑电路设计知识。第20周： 1.按要求编写程序代码，； 2.运行并输出仿真波形； 3.程序下载到电路板测试； 4.利用multsim软件，设计时序电路； 5.运行并验证结果； 6.撰写报告。指导教师（签字）：年月日学院院长（签字）：年月日

目录一．数字系统简介 (3) 二．设计目的和要求 (3) 三．设计内容 (3) 四．VHDL程序设计 (3) 五．波形仿真 (11) 六. 逻辑电路设计 (12) 六．设计体会 (13) 七．参考文献 (13)

一．数字系统简介在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。二．设计目的和要求 1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规模芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容四位二进制加计数，时序图如下： 0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。四．VHDL程序设计四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0） LIBRARY IEEE; USE entity count10 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="0011" THEN count <="0110"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral;

进制与十进制的计算公式

10进制数转换为2进制数给你一个十进制，比如：6，如果将它转换成二进制数呢？ 10进制数转换成二进制数，这是一个连续除2的过程：把要转换的数，除以2，得到商和余数，将商继续除以2，直到商为0。最后将所有余数倒序排列，得到数就是转换结果。听起来有些糊涂？我们结合例子来说明。比如要转换6为二进制数。 “把要转换的数，除以2，得到商和余数”。那么：要转换的数是6， 6 ÷ 2，得到商是3，余数是0。（不要告诉我你不会计算6÷3！） “将商继续除以2,直到商为0……” 现在商是3，还不是0，所以继续除以2。那就： 3 ÷ 2, 得到商是1,余数是1。 “将商继续除以2，直到商为0……” 现在商是1，还不是0，所以继续除以2。那就： 1 ÷ 2, 得到商是0，余数是1（拿笔纸算一下，1÷2是不是商0余1!） “将商继续除以2，直到商为0……最后将所有余数倒序排列” 好极！现在商已经是0。我们三次计算依次得到余数分别是：0、1、1，将所有余数倒序排列，那就是：110了！6转换成二进制，结果是110。把上面的一段改成用表格来表示，则为：

（在计算机中，÷用 / 来表示）如果是在考试时，我们要画这样表还是有点费时间，所更常见的换算过程是使用下图的连除：（图：1）请大家对照图，表，及文字说明，并且自已拿笔计算一遍如何将6转换为二进制数。说了半天，我们的转换结果对吗？二进制数110是6吗？你已经学会如何将二进制数转换成10进制数了，所以请算一下110换成10进制是否就是6。二进制数转换为十进制数二进制数第0位的权值是2的0次方，第1位的权值是2的1次方…… 所以，设有一个二进制数：0110 0100，转换为10进制为：下面是竖式： 0110 0100 换算成十进制第0位 0 * 20 = 0 第1位 0 * 21 = 0 第2位 1 * 22 = 4 第3位 0 * 23 = 0

实验四 二进制加、减法实验

实验四、 计数器的设计 电子版实验报告