DDR3的相关设计规范

DDR3的相关设计规范(个人总结)

一、阻抗控制

DDR3要严格控制阻抗，单线50ohm，差分100ohm，差分一般为时钟、DQS。

在走线过程中，尽量减小阻抗跳变的因素，比如：换层（无法避免）、保证参考平面完整不跨分割、线宽变化、避免stub 线等。

二、布局

布局整齐、美观，根据走线顺序调整DDR位置。如果走菊花链，两片DDR3距离可适当拉近，以节约空间。如果走T 型，多片DDR3中间需要打孔，则适当拉开距离。DDR3与CPU之间在满足工艺要求的条件下，尽可能靠近点，以免走线过长。所有DDR3滤波电容紧挨电源管脚放置，以免影响滤波效果。最好每个电源管脚都放置一个滤波电容。

DDR3电源模块要尽量靠近DDR3摆放。减小电源路径上的一些干扰及损耗

三、布线。

数据线：数据线每八根一组（DQ0-DQ7），外加相应的DQS差分对和DQM，因此，DQ0-DQ7、DQS差分对和DQM为一组，共11根信号线，依次类推。走线要同组同层，同组信号线中不能穿插不属于本组的同层信号线，换层次数一致（打孔次数一致），优先以地平面为参考。DQS查分对内等长小于5mil。信号线之间保持两倍线宽的间距（有空间的情况下最好做到三倍线宽以上的间距）。局部区域可适当减小距离。以减小信号之间的串扰。其它非数据线不要靠太近（特别是同层信号线）。

地址线：地址线、控制线、时钟线统称为地址线（A0-A15、WEN、BA0、BA1、BA2、CASN、ODT、RESETN、CKE、RASN、CSN、和时钟差分（CLK、CLKN）。）走线时可以不同层（当然能同层最好不过了，难道比较大），优先以地平面为参考，时钟差分对内等长误差小于5mil，信号线之间保持两倍线宽的间距（有空间的情况下最好做到三倍线宽以上的间距）。以减小信号之间的串扰。实在没空间的情况下可走一比一的间距。其它非地址线不要靠太近（特别是同层信号线）。

其它非DDR自身的信号线都不要从DDR信号线区域经过，尽量远离这些高速信号线.

四、电源处理

DDR3的电平为1.5V,一般DDR的电源在电源层单独切一块出来使用。进行电源平面切割的时候，一定要保证DDR数据线和地址线不能跨切割，使DDR所有信号线都有一个完整的参考平面，以免由于跨切割带来的阻抗跳变，降低信号质量。

五、时序要求

为满足DDR3时序，地址线和每组数据线都要进行等长处理，以达到时序要求。数据线组内长度误差控制在±5mil以内；地址线长度误差控制在±25mil以内。若有空间绕等长的话可以把误差再控严格点。

等长时，数据线以DQS线为基准线进行等长处理，地址线以时钟线为基准线进行等长处理。