EDA期末试卷及答案

EDA期末试卷

一、填空题(本大题共10小题，每空1分，共20分)

1．一般把EDA技术的发展分为MOS时代、CMOS时

代和ASIC三个阶段。

2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输

入。

4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。

5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。

6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。

7．以EDA方式设计实现的电路设计文件，最终可以编程下载

到FPGA和CPLD芯片中，完成硬件设计和验证。

8．MAX+PLUS的文本文件类型是（后缀名）.VHD。

9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。

10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。

二、选择题：(本大题共5小题，每小题3分，共15分)。

11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C）

A.仿真器

B.综合器

C.适配器

D.下载器

12．在执行MAX+PLUSⅡ的（D）命令，可以精确分析设计电路输入与输出波形间的延时量。

A.Create default symbol

B.Simulator

https://www.360docs.net/doc/6d9911326.html,piler

D.Timing Analyzer

13．VHDL常用的库是（A）

A.IEEE

B.STD

C.WORK

D.PACKAGE

14．下面既是并行语句又是串行语句的是（C）

A.变量赋值

B.信号赋值

C.PROCESS语句

D.WHEN…ELSE语句

15．在VHDL中，用语句（D）表示clock的下降沿。

A.clock’EVENT

B.clock’EVENT AND clock=’1’

C.clock=’0’

D.clock’EVENT AND clock=’0’

三、名词解释题:（本大题共3题，每小题3分，共计9分）

16．EDA:电子设计自动化

17．VHDL和FPGA:超高速硬件描述语言现场可编程门阵列

18．元件例化

四、分析题:（本大题共3小题，第1小题8分，第2小题10分，第3题9分，共计27分。）19．（8分）分析下面的VHDL的源程序，说明设计电路的功能。

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity test1is

port(clk:in std_logic;

j,k:in std_logic;

q,qn:out std_logic);

end test1;

architecture one of test1is

signal q_temp:std_logic:='0';

signal jk:std_logic_vector(1downto0);

begin

jk<=j&k;

process(j,k,clk)

begin

if clk'event and clk='0'then

case jk is

when"00"=>q_temp<=q_temp;

when"01"=>q_temp<='0';

when"10"=>q_temp<='1';

when"11"=>q_temp<=not q_temp;

when others=>q_temp<='X';

end case;end if;

q<=q_temp;

qn<=not q_temp;

end process;

end one;

20．（10）分析下图，说明功能并用VHDL实现此电路的功能

21．（9分）试用VHDL编写4-2线优先编码器

五、设计题:（本大题共3小题，第1小题7分，第2小题10分，第3小题12分，共计29分。）

22．（7分）用74ls161设计一个十进制计数器

23．(10分)用VHDL设计1位全减器sub_1,要求列出真值表，写出表达式，画出原理图。

24．（12分）编写8位左移移位寄存器的VHDL源程序。设电路的并行数据输入端为D[7..0],并行数据输出端为Q[7..0],串行数据输入端为DSL,时钟输入端为CLK。LDN是预置控制输入端，当LDN=0时，Q[7..0]=D[7..0]。CLRN是复位控制端，当CLRN=0时，移位寄存器被复位。