quartus 2 界面简介
附录 D QuartusII界面简介
QuartusII是Altera公司的FPGA设计软件，与FPGA片内的硬件相关的设计都在这个软件工具中完成。下面对QuartusII软件界面的各个部分进行详细介绍。图1是启动界面。
图1 启动界面
图2 是QuarutsII软件的菜单。
图2
图3是File菜单的介绍。这里列出了常用的功能。
图3
图4是Project菜单的介绍，这个菜单中常用的只有Add/Remove file in project 。
图4
图5是Processing菜单的介绍，这个菜单里主要涉及到编译仿真功能。
图5
图6 是Tools菜单的介绍，这个菜单中主要启动与QuartusII相关的工具。
图6
图7是对工程导航框的介绍，这个导航框告诉设计者，工程中的文件层次和使用的芯片型号。
图7
图8 是编译窗口，从窗口可以得知编译的进度信息。
图8
图9 是图形设计的主体的介绍，包括引脚连接等设计注意问题。
图9
图10 对QuartusII软件中快捷按钮的介绍。
图10 图11 常用到的编译工具的介绍。
QuartusII基本设计流程
第2章 Quartus Ⅱ应用向导 Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具。 此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera 在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer
Quartus II中FPGA管脚的分配策略
Quartus II中FPGA管脚分配策略Quartus II中FPGA管脚的分配策略 编写：*** 校核： 审核： 二〇一年月日
目录 目录 目录..........................................................................................I QUARTUS II中FPGA管脚分配策略.. (1) 1.FPGA管脚介绍 (1) 1.1.电源管脚 (1) 1.2.配置管脚 (2) 1.3.普通I/O管脚 (2) 1.4.时钟管脚 (2) 2.FPGA管脚分配方法 (3) 2.1.P IN P LANNER方式 (3) 2.2.I MPORT A SSIGNMENTS方式 (3) 2.3.T CL S CRIPTS方式 (6) 2.4.项目组统一使用方式 (8) 3.编写FPGA管脚分配文件 (9) 3.1.查看PDF格式的原理图 (9) 3.2.查看P RJ PCB格式的原理图 (10) 4.保存FPGA管脚分配文件 (11) 4.1.T CL格式或CSV格式 (11) 4.2.QSF格式 (11) 4.3.项目组统一使用格式 (11) 附录管脚类型说明 (12)
Quartus II中FPGA管脚分配策略 1. FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。 下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。 其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。 圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。 正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。 图1 Wire Bond 1.1. 电源管脚 FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。每个电压通过独立的电源管脚来提供。内核电压是用来给FPGA内部的逻辑门和触发器供电。随着FPGA的发展，内核电压从5V、3.3V、2.5V、1.8V到1.5V ，变得越来越低。I/O电压用来给各个Bank供电，每个Bank 都有独立的I/O电压输入。一般情况下，内核电压会比I/O电压低。
在Quartus II中分配管脚的两种常用方法
在Quartus II中分配管脚的两种常用方法. 示范程序 seg7_test.v 此例化文件共需要17个管脚。接下来我和大家一起讨论使用QII分配管脚的两种常用方法。 方法一：Import Assignments 步骤1：使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。注意：To和Location两个关键字中间有一个半角逗号。
图1 pin.txt 步骤2：在QII软件中，选择“Assignments ——Import Assignments”。如图所示，导入xxx.txt文件即可。 图2 导入pin.txt 步骤3：在QII软件中，选择“Assignments ——Pin”标签（或者点击按钮），打开Pin Planner，验证管脚是否分配正确。
图3 验证管脚是否分配正确 方法二：source xxx.tcl 步骤1：在QII软件中，使用“Assignments ——Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。
图4 Remove Assignments 注：在未执行任何管脚分配操作新工程中，可跳过步骤1。 步骤2：使用记事本或类似软件新建一个tcl文件，按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。 注意关键字set_location_assignment和-to的用法。
图5 pin.tcl 步骤3：执行pin.tcl 方法1：在QII软件中，使用“View ——Utility Windows ——Tcl Console”标签，打开Quartus II Tcl Console。执行语句： 图6 source pin.tcl 方法2：在QII软件中，使用“Tools ——Tcl Scripts …”标签，打开Tcl Scripts。
8位ALU (quartus2设计 & 设计报告)
8位ALU 内容：1）本设计要求该处理器的数据宽度是8bit，可以实现算术加法、算术减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8 种运算。 2）用选择端Choice[3..0]选择8种运算，2个操作数分别是A[3..0]和B[3..0]，运算结果是S[3..0]以及标志位OV（OverFlow）和Cout； 并定义当选择端为000为算术加法、001为算术减法、010为逻辑与、011为逻辑或、100为逻辑非（只对数据A求非）、101为逻辑与非、 110为逻辑或非、111为逻辑异或。 3）整个ALU的设计上均采用补码形式输入和输出，其中第一位为符号位。 4）使用DE-2板上的3个拨码开关要来设置当前ALU的运算功能，再由8个拨码开关给定数据A和数据B，由一个按键手动提供脉冲。 该设计的顶层模块图如下页所示： 设计说明：本设计共有6个模块组成，包括： 1）脉冲输出器，计数依次产生四个脉冲到各个部件； 2）寄存器A，第一个脉冲来时锁存数据A； 3）寄存器B，第二个脉冲来时锁存数据B； 4）8位ALU，由两个4位ALU组成；第三个脉冲来时进行运算； 5）寄存器S，第四个脉冲来时锁存结果S； 6）结果显示器，将结果显示在DE2板上。
其中右上角的test[7..0]输出端是为了仿真方便看结果。 对其进行时序仿真，其中各引脚含义如下： KEY[0] 即一脉冲按键，用于手动给脉冲，在此给一个60ns的时钟脉冲； SW[7..0] 即给定数据A和数据B，第一个脉冲给数据A，第二个脉冲给数据B； choice[3..0] 功能选择端；
LEDR[17] 如上图可知其为进位输出端； LEDR[10] 如上图可知其为溢出输出端； test[7..0] 结果输出端； 时序仿真图如下图一所示：（加法） 图一 现对前四个脉冲进行分析： 第一个脉冲，锁存数据A，由图的SW可知A=0； 第二个脉冲，锁存数据B，由图的SW可知B=1； 第三个脉冲，进行运算 第四个脉冲，锁存结果，由图的test可知S=1 之后的原理同上。 下面给出8位ALU的设计图： 设计说明： 1）其中输出端sub_in当加减模块，且做减法时为高（数据B取非后的加1）； 2）其主要由两个4位的ALU串联而成。
fpga引脚分配
FPGA管脚分配需要考虑的因素 在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用FPGA的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL 验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。 综合起来主要考虑以下的几个方面： 1、FPGA所承载逻辑的信号流向。 IC验证中所选用的FPGA一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个时候就必须考虑到PCB设计时的布线的难度，如果管脚的分配不合理，那么有可能在PCB设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。所以在管脚分配前对FPGA工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的BANK中，2、掌握FPGA内部BANK的分配的情况。 现在FPGA内部都分成几个区域，每个区域中可用的I/O管脚数量各不相同。在IC验证中都是采用了ALTERA 与XILINX系列的FPGA ，这两个厂商的FPGA中内部BANK 的分配有一定的差异，这可以在设计中查阅相关的手册。下面与ALTERA中Stratix II 系列的FPGA内部BANK的分配为例来进行说明。 图中详细说明了FPGA内部BANK的分配情况和每个BANK中所支持的I/O标准。根
QuartusII操作入门全加器设计
Q u a r t u s I I操作入门全 加器设计 Newly compiled on November 23, 2020
实验1 QuartusII操作入门——全加器设计 友情提示： 实验做完后请保存到您的U盘中，以便后续实验要用。另外，请保存实验报告 中要用到的屏幕截图。 1．1 实验目的 熟悉使用QuartusII的基本操作方法，利用原理图输入设计方法设计1位全加器。1．2 实验内容 1位全加器原理如图1(A)所示,图1(B)是其逻辑符号图。 图1（A）原理图图1（B）符号图按照QuartusII基于逻辑符号图的设计方法，完成图1(A)的输入、编译、波形仿真。 1．3实验步骤： （1）启动QuartusII，为本设计建立一个工程的框架。 ?在QuartusII中，任何一项设计任务都是一项工程（PROJECT）。点击“File / New Project Wizard”，弹出如下图对话框。点击“Next”…… ?接着，弹出如下图对话框。 ?在第一栏（工程的工作路径）中，输入一个路径及文件夹名。本工程产生 的各种设计文件将存放在该文件夹下。注意，不要用中文作路径名和工程 名。 ?在工程名称一栏中，输入工程名称。此处将其命名为Fulladd。 ?在工程的顶层设计名一栏中输入顶层设计名。注意，顶层设计名要与工程 名相同。
?点击“Finish”，完成建立工程的框架。如果你输入的工作路径不存在，将弹出对话框，询问是否创建此工作路径。点击“是”即可。 （2）在工程中加入顶层设计文件。一个工程必须有一个顶层设计，在顶层设计中可以调用底层设计，从而形成一种逐层调用的层次结构。 点击“File/New”，弹出对话框。选择“Block Diagram/Schematic File”，点击“OK”，于是新建了一个图形文件，其临时名称为。 点击“File/Save as”，将其保存为“”，如下图所示。“”就是顶层设计文件。 （3）在“”中绘制逻辑原理图。 ?放置元件 以放置一个异或门为例，双击编辑区空白处，弹出如下对话框，在“Name”栏输 入xor ，点击“OK”。 ?连接导线：直接拖动鼠标即可将需要连接的端点连接起来。 按图1（A）原理图完成编辑，结果如下图。将其存盘。 （4）编译工程。点击对工程进行编译的快捷键“”，开始对工程进行编译。如果有错，则应根据错误报告的提示改正错误，再编译，直到无错。 （5）仿真 ?建立仿真需要的波形文件。选择菜单“FILE/NEW”，弹出如下对话框。按图选择， 并点击“OK”。结果打开波形编辑窗。它对应于波形文件，将其存盘为“”。注意，仿真波形文件的主名必须与工程名相同。 ?输入信号结点。
VHDL管脚分配
#scnu_pins.tcl set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STA TED" set_global_assignment -name ENABLE_INIT_DONE_OUTPUT OFF set_location_assignment PIN_17 -to clk #led set_location_assignment PIN_71 -to led #seg7 set_location_assignment PIN_65 -to seg7com\[0\] set_location_assignment PIN_67 -to seg7com\[1\] set_location_assignment PIN_69 -to seg7com\[2\] set_location_assignment PIN_70 -to seg7com\[3\] set_location_assignment PIN_53 -to seg7data\[0\] set_location_assignment PIN_55 -to seg7data\[1\] set_location_assignment PIN_57 -to seg7data\[2\] set_location_assignment PIN_58 -to seg7data\[3\] set_location_assignment PIN_59 -to seg7data\[4\] set_location_assignment PIN_60 -to seg7data\[5\] set_location_assignment PIN_63 -to seg7data\[6\] set_location_assignment PIN_64 -to seg7dp #SDRAM set_location_assignment PIN_112 -to sd_data\[0\] set_location_assignment PIN_104 -to sd_data\[1\] set_location_assignment PIN_103 -to sd_data\[2\] set_location_assignment PIN_101 -to sd_data\[3\] set_location_assignment PIN_100 -to sd_data\[4\] set_location_assignment PIN_99 -to sd_data\[5\] set_location_assignment PIN_97 -to sd_data\[6\] set_location_assignment PIN_96 -to sd_data\[7\] set_location_assignment PIN_129 -to sd_data\[8\] set_location_assignment PIN_132 -to sd_data\[9\] set_location_assignment PIN_133 -to sd_data\[10\] set_location_assignment PIN_134 -to sd_data\[11\] set_location_assignment PIN_135 -to sd_data\[12\] set_location_assignment PIN_136 -to sd_data\[13\] set_location_assignment PIN_139 -to sd_data\[14\] set_location_assignment PIN_137 -to sd_data\[15\] set_location_assignment PIN_76 -to sd_addr\[0\] set_location_assignment PIN_75 -to sd_addr\[1\] set_location_assignment PIN_74 -to sd_addr\[2\]
Quartus II介绍用Verilog设计
Quartus II介绍用Verilog设计 第一章介绍 本教程介绍了Quartus II?CAD系统介绍。它是利用FPGA器件实现电路的设计给出了一个典型的CAD流程的一般概述，并说明这种流动是在Quartus II 软件实现。通过使用Quartus II软件在Altera公司的FPGA器件实现一个非常简单的电路提供一步一步的指示，说明了设计过程。 Quartus II系统包括所有流行的进入一个描述所需的电路转换为CAD系统的方法充分的支持。本教程使用Verilog设计输入方法，在用户指定的Verilog 硬件描述语言所需的电路。本教程的其他两个版本也可以；一个用VHDL硬件描述语言，另一种是基于在一个示意图的形式定义所需的电路。 在设计过程中的最后一步是在实际的FPGA器件的配置设计的电路。显示如何做到这一点，它是假定用户接入到Altera DE系列发展和教育局连接到电脑，Quartus II软件安装。一个读者没有访问DE系列板仍然会发现有用的教程学习如何编程和配置FPGA执行任务。 屏幕捕捉在教程中使用Quartus II 11版得到；如果使用其他版本的软件，有些图片可能略有不同。 内容： ?典型的CAD流 ?开始 ?开始一个新项目 ?Verilog设计输入 ?编制设计 ?引脚分配 ?模拟电路设计 ?编程和配置FPGA器件 ?测试电路设计
第二章背景 计算机辅助设计（CAD）软件可以很容易地通过使用可编程逻辑器件实现所需的逻辑电路，如现场可编程门阵列（FPGA）芯片。一个典型的FPGA CAD流程如图1所示。 图1 典型的CAD流
该CAD流程包括以下步骤： ●设计输入–所需的电路是指定的示意图，或使用硬件描述语言，如 Verilog或VHDL ●合成–输入设计合成了一个电路构成的逻辑元素（LES）在FPGA芯片提 供 ●功能仿真–合成电路进行测试，验证其功能的正确性；这种模拟不考虑 任何时机的问题 ●拟合的CAD–钳工工具确定LES的定义在表到LES在实际的FPGA芯片的 位置；它也选择路由的导线在芯片制造所需的之间的连接特定的LES ●时序分析–传播延迟在安装电路的各种路径的分析，提供了电路的预期 性能的指示 ●时序仿真–拟合电路进行测试，验证其功能的正确性和时间 ●编程和配置–所设计的电路是通过编程配置交换机配置的LES和建立所 需的布线连接的FPGA芯片实现的一个物理 本教程介绍了Quartus II软件的基本特征。它显示了如何使用该软件可以实现电路采用Verilog硬件描述语言指定的设计。它使得使用的图形用户接口来调用Quartus II的命令。在本教程中，读者将了解： ●创建一个项目 ●设计入门使用Verilog代码 ●合成电路的Verilog代码 ●拟合成电路到Altera公司的FPGA ●分配电路的输入和输出，在FPGA ●模拟电路设计 ●编程和配置在Altera公司的FPGA芯片特定DE系列板引脚
Quartus-II中FPGA管脚的分配策略
精品 Quartus II中FPGA管脚的分配策略 编写：*** 校核： 审核： 二〇一年月日
目录 目录 ...................................................................................... I QUARTUS II中FPGA管脚分配策略 .. (1) 1.FPGA管脚介绍 (1) 1.1.电源管脚 (2) 1.2.配置管脚 (2) 1.3.普通I/O管脚 (3) 1.4.时钟管脚 (3) 2.FPGA管脚分配方法 (4) 2.1.P IN P LANNER方式 (4) 2.2.I MPORT A SSIGNMENTS方式 (5) 2.3.T CL S CRIPTS方式 (8) 2.4.项目组统一使用方式 (11) 3.编写FPGA管脚分配文件 (12) 3.1.查看PDF格式的原理图 (12) 3.2.查看P RJ PCB格式的原理图 (13) 4.保存FPGA管脚分配文件 (14) 4.1.T CL格式或CSV格式 (15) 4.2.QSF格式 (15) 4.3.项目组统一使用格式 (15)
附录管脚类型说明 (16)
Quartus II中FPGA管脚分配策略 1. FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。 下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA 的各个管脚分布在不同的Bank中。 其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。 圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。 正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。
quartus_II_图形设计过程教程
Quartus II 的使用 (1) 1 工程建立 (1) 2 原理图的输入 (4) 3 文本编辑（verilog） (14) 4 波形仿真 (17)
Quartus II 的使用 在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。 图 1.1 Quartus II 管理器 1.1 工程建立 使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。 建立工程的步骤如下：
（1）选择File菜单下New Project Wizard ，如图1.2所示。 图 1.2 建立项目的屏幕 （2）输入工作目录和项目名称，如图1.3所示。可以直接选择Finish，以下的设置过程可以在设计过程中完成。 图 1.3 项目目录和名称
（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。 图 1.4 加入设计文件 （4）选择设计器件，如图1.5所示。 图 1.5 选择器件
（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。 图 1.6 选择EDA 工具 （6）建立项目完成，显示项目概要，如图1.7所示。 图 1.7 项目概要 1.2 原理图的输入 原理图输入的操作步骤如下：
（1）选择File 菜单下 New ，新建图表/原理图文件，如图1.8 所示。 图 1.8 新建原理图文件 （2）在图1.9的空白处双击，屏幕如图1.10所示： （3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。此时可看到光标上粘着被选的符号，将其移到合 适的位置（参考图 1.11）单击鼠标左键，使其固定； （4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧 单击鼠标左键，即可看到在input和D触发器之间有一条 线生成；
Quartus-II中FPGA管脚的分配策略
Quartus II中FPGA管脚的分配策略 编写：*** 校核： 审核： 二〇一年月日
目录 目录................................................ I QUARTUS II中FPGA管脚分配策略. (1) 1.FPGA管脚介绍 (1) .电源管脚 (1) .配置管脚 (2) .普通I/O管脚 (2) .时钟管脚 (2) 2.FPGA管脚分配方法 (3) .P IN P LANNER方式 (3) .I MPORT A SSIGNMENTS方式 (3) .T CL S CRIPTS方式 (6) .项目组统一使用方式 (8) 3.编写FPGA管脚分配文件 (9) .查看PDF格式的原理图 (9) .查看P RJ PCB格式的原理图 (10) 4.保存FPGA管脚分配文件 (11) .T CL格式或CSV格式 (11) .QSF格式 (11) .项目组统一使用格式 (11) 附录管脚类型说明 (12)
Quartus II中FPGA管脚分配策略 1.FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。 下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。 其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。 圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。 正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。 图1 Wire Bond 1.1.电源管脚 FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。每个电压通过独立的电源管脚来提供。内核电压是用来给FPGA内部的逻辑门和触发器供电。随着FPGA的发展，内核电压从5V、、、到，变得越来越低。I/O电压用来给各个Bank供电，每个Bank都有独立的I/O电压输入。一般情况下，内核电压会比I/O电压低。
EDA实验一 基于QUARTUSII图形输入电路的设计
实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 A B C D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 三-八译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED 来表示三八译码器的八个输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与FPGA的管脚连接如表1-2所示
FPGA引脚分配方法
第二种：建立TCL文件进行管脚分配。这种方法比较灵活，是比较常用的。 这种方法具有分配灵活，方便快捷，可重用性等多方面优点。方法如下： 选择Projects菜单项，并选择Generate tcl file for project选项，系统会为你自动生成相应文件，然后你只要向其中添加你的分配内容就可以了。还有一种方法就是直接用new ，新建一个TCL文件即可，具体不再细讲。 下面是我分配的内容一部分，可供大家参考。 set_global_assignment -name FAMILY Cyclone set_global_assignment -name DEVICE EP1C3T144C8 set_global_assignment -name ORIGINAL_QUARTUS_VERSION 8.0 set_global_assignment -name PROJECT_CREATION_TIME_DATE "19:14:58 JANUARY 06, 2009" set_global_assignment -name LAST_QUARTUS_VERSION 8.0 set_global_assignment -name USE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_id eda_palace set_global_assignment -name DEVICE_FILTER_PACKAGE "ANY QFP" set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region" set_global_assignment -name LL_MEMBER_STATE LOCKED -section_id "Root Region" set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8 set_global_assignment -name FITTER_EFFORT "STANDARD FIT" set_global_assignment -name BDF_FILE topDesign.bdf set_global_assignment -name QIP_FILE nios.qip set_global_assignment -name QIP_FILE altpll0.qip
FPGA管脚分配需要考虑的因素
在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用FPGA 的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。 综合起来主要考虑以下的几个方面： 1、FPGA所承载逻辑的信号流向。 IC 验证中所选用的FPGA一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个时候就必须考虑到PCB 设计时的布线的难度，如果管脚的分配不合理，那么有可能在PCB 设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。所以在管脚分配前对FPGA工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的BANK中。 2、掌握FPGA 内部BANK 的分配的情况。 现在FPGA 内部都分成几个区域，每个区域中可用的I/O 管脚数量各不相同。在IC 验证中都是采用了ALTERA 与XILINX系列的FPGA ，这两个厂商的FPGA中内部BANK的分配有一定的差异，这可以在设计中查阅相关的手册。下面与ALTERA 中Stratix II系列的FPGA内部BANK 的分配为例来进行说明。 图中详细说明了FPGA 内部BANK 的分配情况和每个BANK 中所支持的I/O标准。根据FPGA中内部BANK 的分配的情况，同时结合图 1 中信号的流向也就可以大体固定FPGA在单板中的方向，同时按照就近的原则将相关的信号分配到相关的BANK 中，这样的方法可以完成一般信号的分配。 3、掌握所选FPGA每个BANK 所支持的I/O标准。
Quartus_II_基本操作图解
基于Quartus II 7.2 的数字电路设计操作过程图解 一．Quartus II 7.2 启动 ◆方法一、直接双击桌面上的图标，可以打开Quartus II 7.2 软件； ◆方法二、执行：【开始】→【程序】→【Altera】→【Quartus II 7.2】→【Quartus II 7.2 TalkBack Install】菜单命令，可以打开软件。 ◆启动软件后，若你的电脑没有连接到Internet互联网，会出现如下图所示的提示，提示你没有连接 到Altera的官方网站，将无法获得更新的资源。点击〖确定〗继续，因为这不影响软件的正常使用。 ◆若你的电脑已经正常连接到Internet互联网，则在打开软件时就不会出现以上的提示，并且可以通 过软件界面右下方的两个图标：，直接连接到Altera公司的官方网站，以便获取更多的信息和资源。 二．Quartus II 7.2软件界面 Quartus II 7.2软件的默认启动界面如下图所示，由标题栏、菜单栏、常用工具栏、资源管理窗口、程序编译或仿真运行状态的显示窗口、程序编译或仿真的结果显示窗口和工程编辑工作区组成。
三．Quartus II 7.2软件使用 1. 新建项目工程 使用QuartusII7.2设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件（CPLD、FPGA）中。因软件在完成整个设计、编译、仿真和下载等这些工作过程中，会有很多相关的文件产生，为了便于管理这些设计文件，我们在设计电路之前，先要建立一个项目工程（New Project），并设置好这个工程能正常工作的相关条件和环境。 建立工程的方法和步骤如下： （1）先建一个文件夹。就在电脑本地硬盘找个地方 注意：文件夹的命名及其保存的路径中不能有中文字符。 （2）再开始建立新项目工程，方法如右图点击：【File】 菜单，选择下拉列表中的【New Project Wizard...】命令， 打开建立新项目工程的向导对话框。如下图，出现第① 个对话框，让你选择项目工程保存位置、定义项目工程 名称以及设计文件顶层实体名称。方法如下：
quartus设计的一般步骤
Quartus设计的一般步骤 ①建立（打开）工程：如下图所示，按向导提示建立工程，工程名最好遵守变量命名规则，即不要用中文名等；一个文件夹只包含一个工程。 ②建立设计文件：file→new→……，一般使用原理图或VHDL文件。建立VHDL文件时，可利用原理图工具栏的“block tool”生成设计文件的框架，如下图。 ③按要求编写设计文件。 ④编译工程（注意确保设计文件处于顶层，可用Project→Set as Top-Level Entity将当前实体设置为顶层）。 ⑤对设计进行仿真，分析其功能是否正确。 a)建立波形文件：file→new→……，选择“Vector Waveform File”。 b)加入管脚，按下图中红圈顺序加入所有管脚。
c) 设置输入值：用工具栏（红圈处）的工具设置输入值（输出管脚不用设置）。仿真 时间可以按Edit →End time →……，进入对话框设置。
d)仿真设置：Processing→Simulator Tool→……,打开对话框。 仿真模式一般有时序仿真 “Timing”和功能仿真“Function”, 如果选“Function”，则应按右上 角按钮生成“网表文件”。 e)进行仿真，按下图红圈处仿真， 打开仿真报告（如果没有自动打 开，可以按Processing→ Simulation Report），分析输入输 出波形是否满足要求。
⑥选择芯片：Assignments→Device→……，选择对应的芯片。 如需管脚复用，按下图所示设置 ⑦绑定管脚：Assignments→Pins→…… ⑧重新编译。 ⑨下载到实验箱，测试其功能是否正确。 a)将仿真器连接到计算机USB接口和实验箱JTAG接口上。 b)按下图红圈处，打开编程对话框。
QuartusII中分配管脚的两种常用方法
小時不識月Stupid & Hungry 时常记记，以防忘记！FPGA相关事宜，请在新浪微博@COM张一同讨论。。。[原创].在Quartus II中分配管脚的两种常用方法 示范程序 seg7_test.v 此例化文件共需要17个管脚。接下来我和大家一起讨论使用QII分配管脚的两种常用方法。方法一：Import Assignments
步骤1：使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。 注意：To和Location两个关键字中间有一个半角逗号。 图1 pin.txt 步骤2：在QII软件中，选择“Assignments ——Import Assignments”。如图所示，导入xxx.txt文件即可。 图2 导入pin.txt
步骤3：在QII软件中，选择“Assignments ——Pin”标签（或者点击按钮），打开Pin Planner，验证管脚是否分配正确。 图3 验证管脚是否分配正确 方法二：source xxx.tcl 步骤1：在QII软件中，使用“Assignments ——Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。
图4 Remove Assignments 注：在未执行任何管脚分配操作新工程中，可跳过步骤1。 步骤2：使用记事本或类似软件新建一个tcl文件，按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。 注意关键字set_location_assignment和-to的用法。
quartus II 图形设计过程教程解读
Quartus II 的使用 (2) 1 工程建立 (2) 2 原理图的输入 (5) 3 文本编辑（verilog） (15) 4 波形仿真 (16)
Quartus II 的使用 在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。 图 1.1 Quartus II 管理器 1.1 工程建立 使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。 建立工程的步骤如下：
（1）选择File菜单下New Project Wizard ，如图1.2所示。 图 1.2 建立项目的屏幕 （2）输入工作目录和项目名称，如图1.3所示。可以直接选择Finish，以下的设置过程可以在设计过程中完成。 图 1.3 项目目录和名称
（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。 图 1.4 加入设计文件 （4）选择设计器件，如图1.5所示。 图 1.5 选择器件
（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。 图 1.6 选择EDA 工具 （6）建立项目完成，显示项目概要，如图1.7所示。 图 1.7 项目概要 1.2 原理图的输入 原理图输入的操作步骤如下：
（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。 图 1.8 新建原理图文件 （2）在图1.9的空白处双击，屏幕如图1.10所示： （3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；
Quartus_II 11.0简明教程
Quartus II简明教程 Altera公司的Quartus II设计软件是用来进行SOPC(System-on-a-programmable-chip)设计的综合的设计环境。本教程适用于Quartus II软件的新用户，介绍使用Quartus II软件的进行FPGA设计的基本方法。需要注意，本教程并不是Quartus II软件的详尽的参考手册。 本教程包含的主要内容： 1、典型的FPGA设计流程； 2、开始 3、新建project 4、设计输入 5、编译 6、引脚分配 7、仿真 8、编程、配置FPGA器件 9、板级调试 10、典型的FPGA设计流程 计算机辅助设计（Computer Aided Design，CAD）软件的使用使得使用可编程逻辑器件(Programmable Logic Device，PLD)器件(比如Field Programmable Gate Array，FPGA)进行数字逻辑电路设计变得非常容易。使用CAD软件进行FPGA设计的典型流程如图1所示。
图1 FPGA 设计的典型设计流程 Quartus II 软件支持以上设计流程的所有阶段。本教程介绍Quartus II 软件的基本特征。 1、 开始 在Quartus II 软件中设计的每个电路或者子电路都叫做项目（Project ）。Quartus II 软件每次只能打开一个Project ，并且一个Project 的所有信息都必须保存在同一个文件夹。为了开始一个新逻辑电路的设计，首先第一步就是新建一个文件夹来保存此Project 的文件。为了保存本教程的设计项目Project ，新建文件夹D:\introtutorial 。本教程运行的例子是一个简单两路开关控制电路。 启动Quartus II 软件，会打开如图2所示启动画面。启动画面中包含了使用Quartus II 软件所需要的几个窗口，用户可以通过鼠标在窗口中选择想要执行的功能。Quartus II 软件所提供的绝大多数命令都可以通过选择位于标题栏下面的一系列菜单命令来完成。比如，在Quartus II 软件的菜单File 单击鼠标左键，打开如图3所示的文件菜单。