寄存器,触发器,锁存器之间的区别与联系
寄存器，触发器，锁存器之间的区别与联系
寄存器一般是边沿触发的触发器，电路里叫register，而触发器就是楼上所说的各种逻辑门构成的包含电平触发和边沿触发的两种，而锁存器则是电平触发的。所以一般说来，我们只叫寄存器和锁存器两种，在时序电路中寄存器的作用就是只在时钟的边沿有效传输data （setup time和hold time满足），而锁存器则在有效电平器件都可以传输data
寄存器:register，由时钟沿触发的，一般是主从的,我们这数字电路里也学过主要是由传输门和反向器构成,应用很广！
锁存器:latch，由电平触发,有很很多种，有我们数字电路里学的JK,RS等，一般是用传输门和反向器构成构成在较多，其优点是面积小，但时序分析较困难!
触发器一般是指寄存器:flip-flop
D触发器上电时Q和Q非的电平是怎样的？
D触发器刚上不定的。只有当有反馈后才知道。可以在R、S端加RC延时电路来预制初态
锁存器
在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。
触发器
触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。有一些教科书里的触发器实际是锁存器。在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。
钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D 触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。两个D锁存器可以构成一个D触发器,归根到底还是dff是边沿触发的，而latch是电平触发的。锁存器的输出对输入透明的，输入是什么，输出就是什么，这就是锁存器不稳定的原因，而触发器是由两个锁存器构成的一个主从触发器，输出对输入是不透明的，必须在时钟的上升
/下降沿才会将输入体现到输出，所以能够消除输入的毛刺信号。
触发器与锁存器的比较：
1、latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。DFF由时钟沿触发，同步控制。
2、latch对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；DFF则不易产生毛刺。
3、如果使用门电路来搭建latch和DFF，则latch消耗的门资源比DFF要少，这是latch比DFF优越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。latch是电平触发，相当于有一个使能端，且在激活之后（在使能电平的时候）相当于导线了，随输出而变化。在非使能状态下是保持原来的信号，这就可以看出和flip-flop的差别，其实很多时候latch是不能代替ff的。
4、latch将静态时序分析变得极为复杂。
5、目前latch只在极高端电的路中使用，如intel 的P4等CPU。 FPGA中有latch单元，寄存器单元就可以配置成latch单元，在xilinx v2p的手册将该单元成为register/latch单元，附件是xilinx半个slice的结构图。
一般的设计规则是：在绝大多数设计中避免产生latch。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。
有些地方没有时钟，也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间，就是数据在时钟的下降沿之前需要的时间，但是如果是一个DFF，那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下，只能用latch,这种情况就是，前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说，latch借的时间也是有限的。
对latch进行STA的分析其实也是可以,但是要对工具相当熟悉才行.不过很容易出错.当前PrimeTime,是支持进行latch分析的.现在一些综合工具内置的STA分析功能也支持,比如RTL compiler, Design Compiler.除了ASIC里可以节省资源以外。latch在同步设计里出现的可能还是挺小的，现在处理过程中大都放在ff里打一下。
深刻解析锁存器 触发器区别 以及verilog代码编写中如何避免产生锁存器
彻底理解锁存器，让你不再为锁存器头疼！ 锁存器（latch）：是电平触发的存储单元，数据存储的动作（状态转换）取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。 分为普通锁存器和门控锁存器，普通锁存器无控制信号，输出状态始终直接由输入决定。在实际的数字系统中，为了协调各部分的工作，往往需要有一个特定的控制信号去控制锁存器状态转换的时间，在控制信号无效时，输出保持不变，不随输入变换；当控制信号有效时，输出由输入决定，跟随输入变化。 基本锁存器 门控锁存器
①正是因为门控锁存器在控制信号有效的期间内，都可以接收输入信号，所以，激励信号的任何变化，都将直接引起锁存器输出状态的改变。这时输入信号若发生多次变化，输出状态也可能发生多次变化，这一现象称为锁存器的空翻。 ②其次，当门控锁存器的控制信号有效时，锁存器就变成了一个组合电路，时序逻辑电路的模型就等效为两个各组合电路互为反馈的反馈系统，因此，系统有可能会因为瞬态特性不稳定而产生振荡现象。 触发器（flip-flop）是边沿敏感的存储单元，数据存储的动作（状态转换）由某一信号的上升或者下降沿进行同步的（限制存储单元状态转换在一个很短的时间内）。（钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器） 触发器分为两种，一种是主从触发器和边沿触发器。主从触发器在时钟有效期内（主触发器）接收数据，在时钟边沿输出状态转换。边沿触发器在时钟边沿期间，触发器才接收数据并使输出状态转换。 主从触发器 目前，主从触发器基本上已经很少见了，实际使用的大都是边沿触发器。 寄存器（register）：用来暂时存放参与运算的数据和运算结果。在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。 区别与联系：由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 从寄存数据的角度来讲，寄存器和锁存器的功能是相同的；它们的区别在于寄存器是同步时钟控制，而锁存器是电位信号控制。
基本RS锁存器和D触发器-器件实验报告
基本RS触发器和D触发器 一、实验目的： 熟悉几种常见触发器的逻辑功能，准确理解触发器特性描述和正确对其逻辑功能进行测试操作。熟练使用示波器来观看触发器的时序图。 二、实验内容： 1．搭接一个基本RS触发器，对其功能进行测试，填写基本RS触发器特性表。 2．对边缘D触发器74 LS74的逻辑功能进行测试，填写D触发器的特性表。 3．用D触发器实现计数功能和分频功能。 4．用4个D触发器设计一个4位的环形计数器。 三、实验条件： 1、硬件基础电学实验箱、双踪示波器、电源。 2、元器件：74LS00、74LS74、74LS175。 四、实验过程： 1、搭接一个基本RS触发器，对其功能进行测试。 a)实验原理： 基本RS触发器是由二个与非门交叉藕合构成的。基本RS触发器具有置"0"、置"1" 和"保持"三种功能。通常称s为置"1"端，因为s=0时触发器被置"1"；R为置"0"端，因为R=0时触发器被置"0"，当s= R=1时状态保持。基本RS触发器也可以用二个"或非门"组成，此时为高电平触发器。 b) 实验电路图： c)RS触发器特性表：
S R Q n Q n+1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 d)实验现象以及结论： 现象：当s=0时，r=1，结果置1。 当s=1时，r=0，结果置0。 当s=1时，r=1，次态与现态相同，即保持。 当s=0时，r=0，出现不稳定状态，如果连接Q'n+1,可以看到其与Qn+1的值相同，这个状态是要避免的。 结论：用74LS00搭接的基本RS触发器功能正确。 2、对边缘D触发器74 LS74的逻辑功能进行测试。 a)实验内容： i.Clk—>Q的波形（500Khz的时钟信号） ii.D—>Q的波形 iii.Clk—>D的波形（100Khz的时钟信号） b)实验原理： 双上升沿D触发器（有预置端和清除端）的逻辑图：
锁存器和触发器进入不可预测状态的分析与解决方法
锁存器和触发器进入不可预测状态的分析与解决方法 一．锁存器 1.S-R锁存器 S-R锁存器进入亚稳态的可能情况：1.S,R同时由“1”变为“0”。 2.S，R任一端口输入脉冲很短（毛刺）。 区域2： 当S和R为“0”时，保持输出和上一状态相同，但由于S和R同时变化为“0”，各个器件传输延迟不同，那么保持的上一状态将是未知的。区域 2 的作用就是人为地增加R的传输延迟，从而在.S,R同时由“1”变为“0”时，使输出为确定状态（Q为1 QN为0）。也可以将区域2移到S输入端，这样在.S,R同时由“1”变为“0”时输出状态确定为Q为0 QN为1。 区域1： 区域1 可以一定程度上解决毛刺问题，区域1为D锁存器，当输入为脉冲宽度很小的毛刺时，D锁存器将其识别为没有变化，这样D锁存器输出就没有了此毛刺，后级的S-R锁存器就不会遇到此毛刺。如果D锁存器将一个一定脉冲宽度的脉冲识别为变化，那么输出给S-R锁存器。（其实没有什么严格规定，小于多少纳秒就是毛刺，所以我能想到的就是用其它器件来作前级“过滤”，至少可以消除一些宽度过小的毛刺。） 关于区域1和2的作用会在以下的几个锁存器和触发器的波形仿真中具体解释。S-R with enable 锁存器
S-R with enable锁存器进入亚稳态的可能情况：1 .S R C同时为“1”时，C由 “1”变为“0”，或者S ，R同 时由“1”变为“0”。 2. 毛刺 区域1： 区域1的作用同S_R锁存器，为“毛刺过滤”。 区域2： 两个区域2 都是由偶数个反相器组成，都是用来做延时。 上面的区域2的作用是：S R C同时为“1”，C由“1”变为“0”时，S通路较R通路变化滞后，这样在这种情况下，亚稳态被固定为Q为1 QN为0；（之所以这里用到四个反相器，而不是两个，是因为实验室两个也出现亚稳态。也就是延时不足。） 下面的区域2的作用是：C为“1”，S ，R同时由“1”变为“0”时，R通路较S通路变化滞后，这样在这种情况下，亚稳态被固定为Q为0 QN为1。 以下是Timing Simulation 时序图。
D锁存器与D触发器亚稳态的分析,结合定时参数-写的极好
这篇文章感觉写的相当好 1、简介 这篇文章是我对电子设计中，亚稳态问题的一种分析和总结。文章通过对数字电路中器件的工作机制的介绍，引出亚稳态问题的发生机制。并通过对亚稳态问题发生机制的探讨，用以得到一种能够清楚地，有的放矢地解决亚稳态问题的能力。而这种能力，将会成为你作为一个工程师的价值所在。希望通过这个探讨，可以使你设计出属于自己的预防亚稳态的方法。对于常用的预防亚稳态的方法，由于网上已经有大量介绍，并且涉及到具体问题的分析，这里将不做重点介绍。 2、CMOS中的信息保存 Fig. 1. MOS管的电容模型 当一个MOS工艺晶体管被制造之后，在不同极之间，因为介电物质的存在，会形成电容。当晶体管工作时，这些电容会被充/放电。当充放电回路上的R，C有不同取值的时候，回路的时间常数（由RC表示）会不同。 在数字电路中，最简单的结构是反向器（inverter）。在CMOS工艺中，它由一个NMOS加一个PMOS组成。 Fig. 2. 反向器 对于这个反向器，可以简化成由工作电阻Ron，结点电容CL组成的充放电电路。
Fig. 3. 反向器充放电模型 当Inverter输入为0时，PMOS导通，对CL充电，时间由Rp*CL决定 当Inverter输入为1时，NMOS导通，对CL放电，时间由Rn*CL决定 其中CL由P/NMOS的漏极结点上所有相关的电容组成，这是一种近似的计算方法(将分布的电容进行集总)。 CL=Cdb+Cgd(Miller效应)+Cwire+Cg_fanout 从这里我们得到 1，任何信号都需要时间才能从输入端口传递到输出端口。 2，对CL的充放电影响系统的动态(翻转)功耗，如果想降低功耗，可以对不使用的信号添加使能。 3，由于Rp != Rn，所以Rp*CL != Rn*CL，所以rising time != falling time 对于分析亚稳态的问题，只需要记住第一条，任何信号从输入端口传递到输出端口都需要一定的时间。对于任何其他门电路，分析过程都一样。 3、SETUP/HOLD 时间的意义 S/H时间是时序器件的属性。下面我们来说一下，这两个时间是如何产生的。任何器件“原则”上都是电平有效的，边沿触发的器件是一种“把戏”。 首先我们看一下D锁存器。 Fig. 4. D锁存器 真值表： E D Q 0 x PreQ 1 0 0 1 1 1
锁存器与触发器亚稳态的分析,
1、简介 这篇文章是我对电子设计中，亚稳态问题的一种分析和总结。文章通过对数字电路中器件的工作机制的介绍，引出亚稳态问题的发生机制。并通过对亚稳态问题发生机制的探讨，用以得到一种能够清楚地，有的放矢地解决亚稳态问题的能力。而这种能力，将会成为你作为一个工程师的价值所在。希望通过这个探讨，可以使你设计出属于自己的预防亚稳态的方法。对于常用的预防亚稳态的方法，由于网上已经有大量介绍，并且涉及到具体问题的分析，这里将不做重点介绍。 2、CMOS中的信息保存 Fig. 1. MOS管的电容模型 当一个MOS工艺晶体管被制造之后，在不同极之间，因为介电物质的存在，会形成电容。当晶体管工作时，这些电容会被充/放电。当充放电回路上的R，C有不同取值的时候，回路的时间常数（由RC表示）会不同。 在数字电路中，最简单的结构是反向器（inverter）。在CMOS工艺中，它由一个NMOS加一个PMOS组成。 Fig. 2. 反向器 对于这个反向器，可以简化成由工作电阻Ron，结点电容CL组成的充放电电路。
Fig. 3. 反向器充放电模型 当Inverter输入为0时，PMOS导通，对CL充电，时间由Rp*CL决定 当Inverter输入为1时，NMOS导通，对CL放电，时间由Rn*CL决定 其中CL由P/NMOS的漏极结点上所有相关的电容组成，这是一种近似的计算方法(将分布的电容进行集总)。 CL=Cdb+Cgd(Miller效应)+Cwire+Cg_fanout 从这里我们得到 1，任何信号都需要时间才能从输入端口传递到输出端口。 2，对CL的充放电影响系统的动态(翻转)功耗，如果想降低功耗，可以对不使用的信号添加使能。 3，由于Rp != Rn，所以Rp*CL != Rn*CL，所以rising time != falling time 对于分析亚稳态的问题，只需要记住第一条，任何信号从输入端口传递到输出端口都需要一定的时间。对于任何其他门电路，分析过程都一样。 3、SETUP/HOLD 时间的意义 S/H时间是时序器件的属性。下面我们来说一下，这两个时间是如何产生的。任何器件“原则”上都是电平有效的，边沿触发的器件是一种“把戏”。 首先我们看一下D锁存器。 Fig. 4. D锁存器 真值表： E D Q 0 x PreQ 1 0 0 1 1 1
寄存器-触发器-锁存器区别与联系
寄存器-触发器-锁存器区别与联系
1.1 寄存器 在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 1.2 锁存器 由若干个钟控D触发器构成的一次能存储多位二进制代码的时序逻辑电路。数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。 1.3 缓冲器 缓冲器相当于一个寄存器，暂时保存数据.缓冲是用来在两种不同速度的设备之间传输信息时平滑传输过程的常用手段。除了在关键的地方采用少量硬件缓冲器之外，大都采用软件缓冲。软件缓冲区是指在I/O操作期间用来临时存放输入/输出数据的一块存储区域。在操作系统中，引入缓冲的主要原因如： 缓和CPU与l/0设备间速度不匹配的矛盾。一般情况下，程序的运行过程是时而进行计算，时而进行输入或输出。以输出为例，如果没有缓冲，则程序在输出时，必然由于打印机的速度跟不上而使CPU停下来等待;然而在计算阶段，打印机又无事可做。如果设置一个缓冲区，程序可以将待输出的数据先输出到缓冲区中，然后继续执行;而打印机则可以从缓冲区取出数据慢慢打印。 1.4 寄存器和锁存器的区别 （1）寄存器是同步时钟控制，而锁存器是电位信号控制。 （2）寄存器的输出端平时不随输入端的变化而变化，只有在时钟有效时才将输入端的数据送输出端（打入寄存器），而锁存器的输出端平时总随输入端变化而变化，只有当锁存器信号到达时，才将输出端的状态锁存起来，使其不再随输入端的变化而变化 可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据之间的时间关系：若数据有效一定滞后于控制信号有效，则只能使用锁；数据提前于控制信号而到达并且要求同步操作，则可用寄存器来存放数据。 一、锁存器 1. 锁存器的工作原理 锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
锁存器使用总结
锁存器使用总结 本文要点 1：锁存器的主要作用 2：74HC573引脚图 3：74HC573电路连接及使用说明 锁存器辨析 所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。典型的锁存器逻辑电路是 D 触发器电路。 PS：锁存信号（即对LE赋高电平时Data端的输入信号）。锁存，就是把信号暂存以维持某种电平状态。 锁存器的最主要作用 1：缓存、 2：完成高速的控制其与慢速的外设的不同步问题、 3：是解决驱动的问题（提供的电流比51IO口输出电流大） 4：拓展I/O口(可以很猥琐的用锁存器幂叠加方法，即锁存器的Q再接锁存器~ 实现IO口的无限拓展···) 锁存器应用实例： I/O口复用：当单片机连接片外存储器时，要接上锁存器，这是为了实现地址的复用。假设，MCU 端口其中的8 路的I/O 管脚既要用于地址信号又要用于数据信号，这时就可以用锁存器先将地址锁存起来。（具体操作：先送地址信息，由ＡＬＥ使能锁存器将地址信息锁存在外设的地址端，然后送数据信息和读写使能信号，在指定的地址进行读写操作） 如果单片机的总线接口只作一种用途，不需要接锁存器；如果单片机的总线接口要作两种用途，就要用到锁存器。例如：一个I/O口要控制两个LED，对第一个LED 送数据时，“打开”第一个锁存器而“锁住”第二个锁存器，使第二个LED 上的数据不变。对第二个LED 送数据时，“打开”第二个锁存器而“锁住”第一个锁存器，使第一个LED 上的数据不变。如果单片机的一个口要做三种用途，则可用三个锁存器，操作过程相似。就这一种用法而言，可以把锁存器视为单片机的I/O 口的扩展器。 74HC573引脚分布图
寄存器,触发器,锁存器之间的区别与联系
寄存器，触发器，锁存器之间的区别与联系 寄存器一般是边沿触发的触发器，电路里叫register，而触发器就是楼上所说的各种逻辑门构成的包含电平触发和边沿触发的两种，而锁存器则是电平触发的。所以一般说来，我们只叫寄存器和锁存器两种，在时序电路中寄存器的作用就是只在时钟的边沿有效传输data （setup time和hold time满足），而锁存器则在有效电平器件都可以传输data 寄存器:register，由时钟沿触发的，一般是主从的,我们这数字电路里也学过主要是由传输门和反向器构成,应用很广！ 锁存器:latch，由电平触发,有很很多种，有我们数字电路里学的JK,RS等，一般是用传输门和反向器构成构成在较多，其优点是面积小，但时序分析较困难! 触发器一般是指寄存器:flip-flop D触发器上电时Q和Q非的电平是怎样的？ D触发器刚上不定的。只有当有反馈后才知道。可以在R、S端加RC延时电路来预制初态 锁存器 在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。 触发器 触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。有一些教科书里的触发器实际是锁存器。在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。 钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D 触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。两个D锁存器可以构成一个D触发器,归根到底还是dff是边沿触发的，而latch是电平触发的。锁存器的输出对输入透明的，输入是什么，输出就是什么，这就是锁存器不稳定的原因，而触发器是由两个锁存器构成的一个主从触发器，输出对输入是不透明的，必须在时钟的上升
数电实验5-触发器研究分析
大学本科实验报告专用纸 课程名称数字电子技术实验成绩评定 实验项目名称触发器研究分析指导教师 实验项目编号实验项目类型验证+设计实验地点实B406 学生姓名学号学院 专业实验时间年月日 一、实验目的 1.学会正确使用D、 JK集成触发器。 2.掌握门控D锁存器、边沿JK、D触发器的工作原理。 3.深刻理解门控锁存器电平触发方式和触发器边沿触发方式的区别。 二、实验器件与实验设备 1．四2输入与非门74LS00 2片 2．双D正沿触发器74LS74 1片 3．双JK负沿触发器74LS73 1片 4．六反相器74LS04 1片 5．四2输入与门74LS08 1片 6．数字信号显示仪 7．GOS－6051示波器 8. TDS－4数字系统综合实验平台 芯片引脚图
四2输入与门：Y=AB
。 特别注意：74LS73引脚11是GND，引脚4是V CC 三、实验原理 1.时序逻辑电路测试 时序逻辑电路测试的目的是验证其状态的转换是否与状态图或时序图相符合。可用电平显示灯、数码管、示波器或数字信号显示仪等观察输出状态的变化。
常用的测试方法有两种： ①静态测试（又称单拍工作方式） 单拍工作方式：以单脉冲源作为时钟脉冲，用电平指示灯观察，逐拍进行观测输出变化，来判断输出状态的转换是否与状态图相符。单拍工作方式是检查设计与接线是否正确无误的第一步。 ②动态测试（又称连续工作方式） 连续工作方式：以连续脉冲源作为时钟脉冲，用示波器或数字信号显示仪观察波形，来判断输出波形是否与时序图相符。动态测试的主要目的测试电路的频率及稳定特性等。通常时序逻辑电路都必须进行连续工作方式的测试。 2. 触发器特性 触发器是具有记忆功能能存储数字信息的最常用的一种基本单元电路，是构成时序逻辑电路的基本逻辑部件。触发器具有两个稳定的状态：0状态和1状态；在适当触发信号作用下，锁存器和触发器的状态发生翻转，即锁存器和触发器可由一个稳态转换到另一个稳态。当输入触发信号消失后，锁存器和触发器翻转后的状态保持不变（记忆功能）。 四、实验内容与结果 1.测试双D触发器74LS74中一个触发器的逻辑功能 ①静态测试（又称单拍工作方式测试） 测试分析要求：按照下页表格测试，并根据实验测试结果填写74LS74的真值表。 测试提示： 在表格中的第一和第二行的测试中反复领会强制置0端CLR（又称复位）和强制置1端PR（又称置位）的强制特性。 在表格中的第三和第四行的测试中利用实验台单脉冲信号源和D输入信号的手动操作反复体验74LS74上沿触发方式的边沿触发器的触发方式的特性。
锁存器与触发器习题与参考答案
第5章 锁存器与触发器 习题与参考答案 [题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。（设Q 初始状态为0） S R S R S R Q Q . . . . 图题5-1 解： S R . Q Q . . . . [题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。（设Q 初始状态为0） S R S R Q Q . . . S R . . . . 图题 5-2 解： S R . Q Q . ... . . [题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。（设Q 初始状态为0） C1S R S R Q Q . . . . CLK S R CLK . . . 图题5-3 解：
S R CLK . . Q Q . . [题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。（设Q 初始状态为0） C1 D D Q Q . . . . CLK D CLK . . 图题5-4 解： D CLK . . Q Q . . . . [题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。（设Q 初始状态为0） C1 1D D Q Q . . . . CLK D CLK . . . D Q Q . . . . CLK D CLK . . . C1 1D （1） （2） 图题5-5 解： D CLK . . . D CLK . .. （1） （2） Q Q . . . .
触发锁存和施密特触发器
触发锁存和施密特触发器 在分析电路时偶尔会遇到施密特触发器，记得以前学过，翻了翻数电，发现还是没有网上概括的简单明了，于是整理转录了一些。 先讲讲触发器、锁存器和寄存器和缓冲区。 锁存器(latch):锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟(或者使能)信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。数据有效迟后于时钟(或者使能)信号有效。这意味着时钟(或者使能)信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。 触发器(flipflop):最基本的就是边沿触发的存储单元。时钟有效迟后于数据有效。这意味着数据信号先建立，时钟信号后建立。在CP上升沿时刻打入到寄存器。 D触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平敏感的设备。锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。 锁存器和D触发器实现的逻辑功能基本相同，都是暂存数据。由与非门搭建的话，锁存器所耗用的逻辑资源比D触发器少，所以使用锁存器有更高的集成度，但锁存器有以下缺点: 1、没有时钟端，不受系统同步时钟的控制，无法实现同步操作，和当前我们尽可能采用时序电路的设计思路不符; 2、latch对毛刺敏感，受布线延迟影响较大，很难保证输出没有毛刺产 生;latch是电平触发，相当于有一个使能端，且在激活之后(在使能电平的时候)
相当于导线了，随输出而变化，在非使能状态下是保持原来的信号，这就可以看出和flip-flop的差别，其实很多时候latch是不能代替ff的。如果使用门电路来搭建latch和ff，则latch消耗的门资源比ff要少，这是latch比ff优越的地方。 3.在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA 中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。 https://www.360docs.net/doc/73833000.html,tch将静态时序分析变得极为复杂，目前latch只在极高端电的路中使用，如intel的P4等CPU。 一般的设计规则是:在绝大多数设计中避免产生LATCH.它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出.latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。有些地方没有时钟，也只能用latch了。 组合逻辑避免产生latch的一种常用做法。在process里面的最开头对组合逻辑的输出赋初值。 举例说明如下: process(Rd_lenth,Wr_Addr_En,Rd_Addr_En,MRd_En,MWr_En,lm_Ack_n) beginnext_state=cur_state; casecur_stateiswhenidle= if(x)thennext_state=busy; else . endif; . Endprocess;
寄存器_触发器_锁存器区别与联系
1.1 寄存器 在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 1.2 锁存器 由若干个钟控D触发器构成的一次能存储多位二进制代码的时序逻辑电路。数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。 1.3 缓冲器 缓冲器相当于一个寄存器，暂时保存数据.缓冲是用来在两种不同速度的设备之间传输信息时平滑传输过程的常用手段。除了在关键的地方采用少量硬件缓冲器之外，大都采用软件缓冲。软件缓冲区是指在I/O操作期间用来临时存放输入/输出数据的一块存储区域。在操作系统中，引入缓冲的主要原因如： 缓和CPU与l/0设备间速度不匹配的矛盾。一般情况下，程序的运行过程是时而进行计算，时而进行输入或输出。以输出为例，如果没有缓冲，则程序在输出时，必然由于打印机的速度跟不上而使CPU停下来等待;然而在计算阶段，打印机又无事可做。如果设置一个缓冲区，程序可以将待输出的数据先输出到缓冲区中，然后继续执行;而打印机则可以从缓冲区取出数据慢慢打印。 1.4 寄存器和锁存器的区别 （1）寄存器是同步时钟控制，而锁存器是电位信号控制。 （2）寄存器的输出端平时不随输入端的变化而变化，只有在时钟有效时才将输入端的数据送输出端（打入寄存器），而锁存器的输出端平时总随输入端变化而变化，只有当锁存器信号到达时，才将输出端的状态锁存起来，使其不再随输入端的变化而变化 可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据之间的时间关系：若数据有效一定滞后于控制信号有效，则只能使用锁；数据提前于控制信号而到达并且要求同步操作，则可用寄存器来存放数据。 一、锁存器 1. 锁存器的工作原理 锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。 锁存器原理见图
阎石《数字电子技术基础》笔记和课后习题详解-半导体存储电路【圣才出品】
第5章半导体存储电路 5.1复习笔记 本章系统地介绍了各种半导体存储电路的结构、工作原理和使用方法。首先介绍了基本的存储单元：SR锁存器和触发器，然后介绍了由这些存储单元组成的寄存器和随机存储器。本章的重点内容为：SR锁存器和触发器的电路结构、工作原理和动作特点。 一、概述 存储单元、寄存器、存储器的概念与特点如表5-1-1所示。 表5-1-1存储单元、寄存器、存储器的概念与特点 二、SR锁存器 SR锁存器有两个能自行保持的稳定状态，且可根据输入信号置1或0状态，但它的置1或0操作是由输入的置1或0信号直接完成，不需要触发信号触发，所以不把它归为触发器，以示区别。常用的SR锁存器可由两个或非门或者两个与非门组成。 1．或非门组成的锁存器
用或非门组成的锁存器如图5-1-1所示，特性如表5-1-2所示，其工作原理如下： （1）D 1S =、D 0R =时，1Q =、1Q '=，当D 1S =信号消失以后，电路保持1状态不变； （2）D 0S =、D 0R =时，0Q =、1Q '=，当D 1R =信号消失以后，电路保持0状态不变； （3）D D 0S R ==时，电路保持原状态不变； （4）正常工作时不允许输入S D ＝R D ＝1的信号。 2．与非门组成的锁存器 用与非门组成的锁存器如图5-1-2所示，特性如表5-1-3所示。 图5-1-1用或非门组成的SR 锁存器 图5-1-2 用与非门组成的SR 锁存器表5-1-2用或非门组成的SR 锁存器的特性表
注：S D、R D的1状态同时消失后状态不定。 表5-1-3用与非门组成的SR锁存器的特性表 注：S D、R D的0状态同时消失后状态不定。 三、触发器 1．触发器的概念和特点（见表5-1-4） 表5-1-4触发器概念和特点 2．电平触发的触发器 （1）电平触发的触发器结构、工作原理、动作特点（见表5-1-5）：
第三章锁存器与触发器
Chapt3 锁存器与触发器 一、选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 2.一个触发器可记录一位二进制代码，它有个稳态。 A.0 B.1 C.2 D.3 3.对于D触发器，欲使Q n+1=Q n，应使输入D= 。 A.0 B.1 C.Q D.Q 4.存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 5.对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T= 。 A.0 B.1 C.Q D.Q 6.对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T= 。 A.0 B.1 C.Q D.Q 7.在下列触发器中，有约束条件的是。 A.主从JK F/F B.主从D F/F C.同步RS F/F D.边沿D F/F 8.对于JK触发器，若J=K，则可完成触发器的逻辑功能。 A.RS B.D C.T D.Tˊ 9.欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。 A.J=K=0 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=0 E.J=0,K=Q 10.欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。 A.J=K=1 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=1 E.J=1,K=Q 11.欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。 A.J=K=1 B.J=Q,K=Q C.J=Q,K=1 D.J=0,K=1 E.J=K=1 12.欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。 A.J=K=1 B.J=1,K=0 C.J=K=Q D.J=K=0 E.J=Q,K=0 13．欲使D触发器按Q n+1=Q n工作，应使输入D= 。 A.0 B.1 C.Q D.Q 14.下列触发器中，克服了空翻现象的有。