4月1日作业(3.2,版5,13计)

作业（3.2）

1. P 111 1

2. P 111 5 要求：给出设计过程，作出主存地址空间分配，画出存储器组成

框图。

3. 某SRAM 芯片，其存储容量为64K ×16位，该芯片的地址线和数据线数目为______。

a) 64，16 b) 16，64 c) 64，8 d) 16，16

4. 某计算机字长32位，其存储容量为4MB ，若按半字编址，它的寻址范围是______。

a) 0~4MB b) 0~2MB c) 0~(2M-1) d) 0~(1MB-1)

5. 某计算机字长16位，其存储容量为64KB ，若按字编址，它的寻址范围是

______。

a) 0~(64K-1)

b) 0~(32K-1)

c) 0~64KB

d) 0~32KB

6. 某SRAM 芯片，其容量为512×8位，除电源和接地端外，该芯片引出线的

最小数目应是 。

7. （选作）假定用若干个2K ×4位的SRAM 芯片组成一个8K ×8位的存储器。

则地址0B1FH 所在芯片的最小地址是 。

a) 0000H b) 0600H c) 0700H d) 0800H

8. （选作，2011考研）某计算机存储器按字节编址，主存地址空间大小为64MB ，

现用4M*8位的RAM 芯片组成32MB 的主存储器，则存储器地址寄存器MAR 的位数至少是 。

a) 22位 B 、23位 C 、25位 D 、26位

9. 下图是SRAM 的写入时序图。其中W R /是读/写命令控制线，当W R /

低电平时,存储器按当时地址2450H 把数据线上的数据1234H 请指出下图写入时序中的错误，并画出正确的写入时序图。

10. （选作）某32K ×8位的SRAM 逻辑结构如图所示，A 0～A 14为地址线，I/O 0～I/O 7为

数据线。输入、输出缓冲器均为三态门，其使能端高电平有效。与门G1、G2的输出分别为K1、K2。请回答下列问题：

a)CS=1时，K1=？K2=？此时数据线I/O0～I/O7上的数据能否写入存储器？存储器

内的数据能否读出到I/O0～I/O7上？

b)CS=0，WE=0时，K1=？K2=？此时是读出数据还是写入数据？

c)若要从存储器中读出数据，CS、WE及OE各应如何取值？

d)总结CS、WE和OE的作用。