深圳大学数字电路设计作业-答案

作业第二章

1、要形成一个最简单的完整的集成电路工艺，至少需要多少层版图。请列出来。

有源区

N-Well

P+

N+

多晶硅

多晶硅接触孔

有源区接触孔

金属1

2、设计规则所提供的是版图设计的指南，它的基本要素是什么？

最小线宽

3、一个好的封装必须满足哪些要求。表2.3中的封装那个最便宜。

电气要求: 低寄生电容电阻电感等

机械要求: 可靠牢固

热要求: 散热性好

经济要求: 便宜

DIP封装最便宜

4、对硅片进行掺杂一般采用那两种方法，分别如何进行？

扩散，

在扩散注入中圆片放在一个石英管内，置入加热炉中，向管内通入含有掺杂剂的气体。炉子的高温一般在900-1100度，使掺杂剂同时垂直和水平地扩散入暴露的表面部分。最终掺杂剂的浓度在表面最大并随进人材料的深度按高斯分布降低。

离子注入

在离子注入中掺杂剂以离子形式进入材料。离子注入系统引导纯化了的离子束扫过半导体表面，离子的加速度决定了它们穿透材料的深度，而离子流的大小和注入时间决定了剂量。离子注入法可以独立控制注人深度和剂量，这就是现代半导体制造业大部分已用离子注入取代扩散的原因。

作业-第三章

1、对如下图所示的NMOS管和PMOS管，假设W=1um，L=0.25um。当工作电压如下所示，判断其工作状态，并计算源漏电流ID。其中:

NMOS：k'n= 115μA/V2, V T0 = 0.43 V, λ= 0.06 V–1,

PMOS: k'p= 30μA/V2,V T0 = –0.4 V, λ= -0.1 V–1.

a. NMOS: VGS = 2.5 V, VDS = 2.5 V. PMOS: VGS = –0.5 V, VDS = –1.25 V.

b. NMOS: VGS = 3.3 V, VDS = 2.2 V. PMOS: VGS = –2.5 V, VDS = –1.8 V.

c. NMOS: VGS = 0.6 V, VDS = 0.1 V. PMOS: VGS = –2.5 V, VDS = –0.7 V.

a. NMOS ：VDS > VGS-VT0,晶体管工作在饱和状态

ID = 1133uA

对于PMOS：|VDS|>|VGS|-|VT0|，晶体管工作在饱和状态

PMOS：ID = 0.675uA

b

对于NMOS：VDS < VGS-VT0,晶体管工作在线性状态

NMOS：ID = 1791uA

对于PMOS：|VDS| < |VGS|-|VT0|，晶体管工作在线性状态

PMOS：ID = 259uA

C略

2简要解释速度饱和效应。

沟道非常短的晶体管(称为短沟器件)的特性与长沟道器件的电阻工作区和饱和区的模型有很大的不同。这一差别的主要原因就是速度饱和效应。长沟道器件中假定载流子的迁移率是一个常数。载流子的速度正比于电场，且这一关系与电场强度值的大小无关。然而在(水平方向)电场强度很高的情况下，载流子不再符合这一线性模型。事实当沿沟道的电场达到某一临界值时，载流子的速度将由于散射效应(即载流子间的碰撞)而趋于饱和。使得沟道电流不在随着漏极电压增加而增加。

3实际MOS管会有哪些二阶效应，请一一做简要解释。

阈值电压变化，漏端感应势垒降低，热载流子效应，CMOS闩锁效应。

4对一NMOS管，假设其宽度W，长度L。设其源漏电阻R，源、漏和栅的电容均相等为C，无需计算，简单描述R，C和W，L的直接变化关系。

答：W增加，R减小，C增加。L增加，R增大，C增加。R和W/L成反比，C和WL 成正比。

作业-第四章

1、假设某工艺，NMOS载流子迁移率是PMOS的2倍，且沟道宽度为W，长度为L的NMOS

管，其等效电阻为R，源、漏、栅的电容均为C，称其为单位尺寸NMOS，求单位尺寸的PMOS管的等效电阻和各个端电容。如果沟道宽度为NW，长度为L不变的晶体管，称为N倍尺寸晶体管，求N倍尺寸PMOS管和NMOS管的等效电阻和各个端的电容。答：单位尺寸的PMOS各端口电容为C，源漏等效电阻为2R。

N倍尺寸的NMOS管，其等效电阻为R/N,源漏栅各端口电容均为NC

N倍尺寸的PMOS管，其等效电阻为2R/N,源漏栅各端口电容均为NC

2、求A到Y的延迟。采用Elmore延迟模型。其中“1”表示此晶体管为上题中单位尺寸

晶体管，对于NMOS即其等效电阻为R，各端口电容均为C。“2”表示为2倍尺寸晶体管。

D=6RC

3、上题中，如果在Y之前有一段导线，其电阻为R,电容为2C。请将其等效为π模型，并从新计算A到Y的延迟。

D=4RC+2R*4C=12RC

作业-第五章

1、对如图所示的反相器链，假设反相器1的PMOS尺寸为2，NMOS尺寸为1，即所谓单位反相器。则其输入电容Cg1=3C，负载CL为300C，求当N为多少，以及反相器2至N 的尺寸为多少是，此反相器链的延迟最小。

F=CL/Cg1=100

B=1

G=1

H=GBF=100

d= NH1/N + N= N1001/N + N h=1001/N

当N=3，时，h=4.6，d=16.8,。

反相器2的NMOS尺寸为4.6倍单位尺寸，反相器3的NMOS尺寸为21.16倍单位尺寸

N=4时，f=3.16,d=16.6,此时延迟最小

反相器2的NMOS尺寸为3.16倍单位尺寸，反相器2的NMOS尺寸为10倍单位尺寸,反相器3的尺寸为31.6

PMOS尺寸为NMOS两倍

2、如下所示的存在支路的反相器电路，确定各个反相器的尺寸，使得out和in直接的延迟最小。假设同一虚线框内的反向其尺寸一样。反相器1为单位反相器（如上题）。负载CL 为300C。

F=300C/3C=100

G=1

B=4*3=12

H=GBF=1200

d=NH1/N + N=34.8 ,N=3

h=10.6

第二级反相器NMOS尺寸为x，f1=（3xC *4）/3C=10.6，x=10.6/4

第三级反相器NMOS尺寸为y，f2=(3yC *3)/3xC =10.6，y=9.4

PMOS尺寸为NMOS两倍

3、反相器功耗包括哪些方面，如何降低功耗。 动态功耗：由充放电电容引起的动态功耗

直通功耗：在电路进行开关的过程中电路直接导通所引起的短路电流功耗 静态功耗：电路在静态和稳态下没有开关活动存在时的漏电流功耗

降低动态功耗：降低a: 睡眠模式；降低C: 小晶体管，短互联线；降低VDD: 低工作电压；降低f: 合适的低频；

降低静态功耗：少使用有比电路；少使用低阈值电压Vt 器件；

降低直通功耗：降低时钟的上升时间和下降时间，使得时钟边沿陡峭。

作业，第六章：

1.设计电路实现实现F1， F2，F3的逻辑。

（1）1()F D A B C =++

（2）F2A (B )+E F)C D =?+??

输入个数太多，可如上题采用CMOS 实现，也可如下采用动态CMOS 实现，可以少

画几个晶体管

（3）3()F D A B C =??+

2.计算逻辑功效。

逻辑功效的定义：逻辑功效是以其输入电容除以与它具有相同的上拉或下拉电流的未偏斜反相器的输入电容。

输入A B C的电容是一样的，逻辑功效也是一样，只需要计算A的gu和gd。其输入电容为4

计算gu时，y通过2/3的pmos进行充电，放电通路断开。驱动电流（或上拉电阻，或充电电流）与之等效的反相器如图1，反相器输入电容为1，gu=4/1

计算gd时，y通过A.B.C的Nmos进行放电，每个电阻为R/4,三个电阻串联为3R/4，放电电流为Id=V/(3R/4)，与此同时，由于PMOS管一直导通，其电阻为3R，电源对y点还有个充电电流Iu=V/3R，y点的净放电电流应该是I=Id-Iu=I，驱动电流（或下拉电阻，或放电电流）与之等效的反相器如图2，反相器输入电容为3，gd=4/3

2．A 的输入电容为p+1，计算gu 时，y 通过p 的pmos 进行充电，放电通路断开。驱动电流（或上拉电阻，或充电电流）与之等效的反相器如图3，反相器输入电容为(p+p/2)，gu=(P+1)/(p+p/2) 3.优化下路径

见ppt ，将输入F=D 。

以下计算为了方便开根号，将D=30 有效扇出, F = 30 逻辑功效G = 25/9 分支功效:B = 1

路径功效：H = GBF=750/9 = 83 级数：N=4

每级最佳功效为：gf=

可以在此取整数h=3

寄生延迟为：P = 1 + 3 + 2 + 1 = 7 最小延迟为：D = 4*3 + 7 = 19 要达到最小的延迟： a = 3

b = 50/9,或者b=27/5,

b 的结果从前往后算和从后往前算不大一样。因为h 并不完全为3

c = 10

4. 考虑采用NMOS 和PMOS 传输晶体管实现的下列电路。假定输入和它们的互补信号（A ，A ，B ，B ）是全摆幅的（0到VDD ）。这两个电路实现的逻辑功能是什么？

h

A

Y

Z

Y=0A +B A +0 B =AB Y=1B +A B+1A =B A

5.解释为什么这个电路具有非零的静态功耗。

A

B

B

VDD

2

M 1

M S

3M 4

M X

采用NMOS 作为传输管传送数据，X 点电压在高电平时只有VDD-Vt ，此时M1导通，M2也处于弱导通状态，会产生静态漏电流。 此电路还有其他缺点：

1、当B 处于关断状态时，X 点是动态点，电压可能因漏电发生变化造成S 电压翻转。

2、当B 处于关断状态时，A 点电压过低D < -Vt ，会导致B 打开，造成X 点电压变化，造成S 电压翻转。

6. 动态逻辑门的优点和缺点?

优点：需要晶体管数目为 N + 2 (静态CMOS 需要 2N 个晶体管) 输出电压全摆幅输出 (VOL = GND and VOH = VDD) 是无比电路 – 器件尺寸不影响逻辑电平

较快的开关速度

由于减少了输入晶体管个数，降低了输入电容 (Cin) 同样也降低了输出电容 (Cout)

没有短路电流 Isc, 下拉器件提供的所有电流都用来度负载电容放电 CL

缺点：电荷漏电，电荷共享，时钟馈通，电容耦合，衬底耦合，少子电荷注入，供电电源噪声等效应会影响特性。动态门的设计很有技巧性并需要非常仔细。

作业-第七章

一、对于下列几种时序控制风格，计算500ps 的时钟周期内允许的最大逻辑传输延迟是多少。假设时钟偏斜为零，没有进行时间挪用。 计算采用如下参数：

（1）触发器

（2）两相透明锁存器

（3）脉冲宽度为80ps 的脉冲式锁存器 解：1) 对触发器，由

setup setup max ()5006550385pd pcq c

pd c pcq t t t T t T t t ps ps ps ps ++≤=-+=--=

2）对两相透明锁存器，由

3）脉冲宽度为80ps 的脉冲式锁存器，当

时，满足

二、对于下列几种时序控制风格，计算每个时钟周期内的最小逻辑污染延迟是多少。假设时钟偏斜为零。 （1）触发器

（2）相位之间具有60ps 不重叠时间的两相透明锁存器 （3）脉冲宽度为80ps 的脉冲式锁存器 计算采用如下参数：

122max 250080420pd pd pdq c pd c pdq t t t T t T t ps ps ps ++≤=-=-=pdq pdq max 500ps 40ps=460ps pd c pd c t t T t T t +≤=-=-setup pw t t ≤

即对此触发器的最小逻辑污染延迟没有特殊要求。 （2）最小逻辑污染延迟满足

即对此触发器的最小逻辑污染延迟没有特殊要求 （3）最小逻辑污染延迟满足

hold hold min 30ps 35ps 0ps cd ccq cd ccq t t t t t t +≥=-=-=nonoverlap hold hold nonoverlap min 3035600cd ccq cd ccq t t t t t t t t ps ps ps ps ++≥=--=--=hold hold min 30358075cd ccq pw

cd ccq pw t t t t t t t t ps ps ps ps +≥+=-+=-+=