3-8译码器 EDA 仿真

项目题目: 3-8译码器的设计

姓名：

院系：应用技术学院

专业：电子信息工程（仪器）

学号：

指导教师：

综合成绩：

完成时间: 2011 年5月 3 日

一、 项目实验内容摘要

（1）实验目的

1、 通过一个简单的 3-8译码器的设计，掌握组合逻辑电路的设计方法。

2、 掌握组合逻辑电路的静态测试方法。

3、 初步掌握QUARTUS Ⅱ原理图输入方法设计的全过程。 （2） 实验的硬件要求：

1、 输入：DIP 拨码开关3位。

2、输出：LED 灯。

3、主芯片：EP1K1OTC100-3。 （3） 实验原理：

三-八译码器为三输入，八输出。当输入信号按二进制方式的表示值为N 时（输入端低电平有效），输出端从零到八记，标号为N 输出端输出低电平表示有信号产生，而其它则为高电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为低电平的情况下，能表示所有的输入组合，因此不需要像编码器实验那样再用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能端，自己设计时可以考虑加入使能输入端时，程序如何设计。三-八译码器真值表：

三八译码器逻辑函数表达式如下：

1270126012501240123012201210120...................................................................A A A Y A A A Y A A A Y A A A Y A A A Y A A A Y A A A Y A A A Y ========

二、项目实验项目源代码

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_arith.all;

Use ieee.std_logic_unsigned.all;

Entity three_eight is

Port(a,b,c:in std_logic;

D0,d1,d2,d3,d4,d5,d6,d7:out std_logic);

End three_eight;

Architecture s_b of three_eight is

Signal O_11, O_22, O_33:std_logic; --注“O”为字母O，不是数字0。

Begin

Process(a,b,c)

Begin

O_11<=not a;

O_22<=not b;

O_33<=not c;

End process;

D0<=O_11 and O_22 and O_33;

D1<=a and O_22 and O_33;

D2<= O_11 and b and O_33;

D3<=a and b and O_33;

D4<=O_11 and O_22 and c;

D5<=a and O_22 and c;

D6<=O_11 and b and c;

D7<=a and b and c;

End s_b;

项目实验工具软件的选用以及实验过程

实验步骤：

利用Quartus Ⅱ平台进行一般数字系统设计实验主要由以下步骤组成。

1、建立工作文件

2、创建工程

3、编译前设置

4、全程编译

5、时序仿真

6、引脚设置和下载

7、配置文件下载

8、编程配置器件

实验的硬件要求：

2、输入：DIP拨码开关3位。 2、输出：LED 灯。

3、主芯片：EP1K1OTC100-3。

四、项目实验结果

设置输入信号：

仿真图：

管脚分配：

五、项目实验分析

开始对QUARTUS ii 9.0这个软件不了解，只是会用一些基本的功能，使用时经常出错。

在仿真时候因为没有保存出错，不能仿真，后来发现后解决，并实现仿真功能；但是仿真后由于重新设置了管脚，没有重新编译，造成不能下载到硬件实现功能，重新编译后，下

载到硬件，实现了该功能。

通过多次试验，多次失败，了解和熟悉了VHDL的实际操作。以及它的一些应用规则

六、项目实验参考资料

《脉冲与数字电路》陈立万主编

《EDA实验教程》陈强主编

七、小组验收记录及评价