基于FPGA的ZBTSRAM接口控制器的设计

计算机应用

Computer Application

《自动化技术与应用》2004年第23卷第10期基于FPG A的Z BT SRAM接口控制器的设计

何永泰,黄文卿

(楚雄师范学院物理与电子信息科学系,云南　楚雄　675000)

摘要:Z ero Bus Turnaround(Z BT)SRAM是一种高速存储器,根据其操作接口的时序要求,本文介绍了一种基于Altera S tratix和S tratix

G X FPG A的Z BT SRAM接口控制器,在文中详细介绍了Z BT SRAM的接口时序和FPG A接口控制器的结构以及对Z BT SRAM

的读写操作过程。

关键词:Z BT SRAM;FPG A;控制器

中图分类号:TP33213　文献标识码:B　文章编号:100327241(2004)1020049203

FPGA-Bas e d ZB T S RAM Interf ace Co ntroller

HE Yong-tai,HUANG Wen-qing

(Department of Physics and E lectron In formation Science,Chuxiong N ormal University,Chuxiong675000,China)

Abstract:Z BT SRAM is a HS M(high speed mem ory).The inter face controller of Z BT SRAM based on Altera S tratix and S tratix FPG A is intrduced in the paper.The timing sequences of Z BTSRAM,the structure of FPG A inter face controller,and the reading and wirting operating process of Z BT SRAM are discussed in detail.

K ey w ords:Z BT SRAM;FPG A;controller

1　引言

随着计算机网络和通信系统的发展,对接口电路和外围器

件在通频带和执行速度上提出了更高的要求,要求接口电路的

带宽更宽,器件的执行速度更快。对于标准的静态存储器

SRAM,当频繁地对他进行读写操作时,在读写操作的转换期间,

他需要一定的等待时间,效率比较低,难于满足宽频带和高速度的需要。为此,I DI,M icron

和M otorla等公司已经设计出了Z ero Bus Turnaround(Z BT)SRAM存储器,解决标准SRAM中存在的问题。本文根据Z BT SRAM的接口时序要求,介绍一种基于FPG A 的Z BT SRAM的接口设计方法和设计的基本原理。

2　Z BT SRAM介绍

211　Z BT SRAM的概述

Z BT SRAM是具有一个简单接口的同步突发(SyncBurst) SRAM,他通过减少读写操作转换间的等待时间,允许设计者充

收稿日期:2004-05-14分利用其频带宽。对于标准的SRAM而言,读写转换之间的等待时间是必然存在的,这个等待时间大大减小了系统的频带宽。然而,Z BT SRAM允许设计者通过简单的接口控制逻辑就能消除读写操作转换间的等待时间,实现100%的总线使用。图1给出了两种存储器的读写操作转换的时序。

图1　两种存储器的读写操作转换时序

Z BT SRAM根据所带有的接口的不同,可分为两种即pipe2 lined Z BT SRAM和flow-through Z BT SRAM,在pipelined Z BT SRAM中读命令发出两个时钟周期之后,可得到读取的数据,写命令发出两个时钟周期之后,可以写数据;在flow-through Z BT SRAM中读命令发出一个时钟周期之后,可得到读取的数据,写命令发出一个时钟周期之后,可以写数据[1]。他们都支持TT L 和C OMS IΠO口标准。其总线操作过程如图2所示。

《自动化技术与应用》2004年第23卷第10期

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图2　Z BY SRAM 的总线操作

212　Z BT SRAM 的接口信号

Z BT SRAM 的接口信号主要由时钟信号、控制总线、地址总

线和数据总线等组成。其中,时钟信号是为Z BT SRAM 实现包括读、写操作在内的各种操作提供驱动信号;控制总线主要由三种信号组成。①RW N 是读写控制信号,RW N =1允许读操作,RW N =0允许写操作。②BW N 是同步字节写使能信号,每个字节都有自己有效的写使能低电平。③ADV LD N 是地址控制信号,ADV LD N =0时内部的寄存器加载新的地址,若在时钟的上升沿ADV LD N =1则内部地址计数器增加;地址总线S A[ASIZE -1—0]他为对Z BT SRAM 读写操作存储器单元提供存储地址寻址信号。其位数由Z BT SRAM 的存储容量决定;数据总线DQ[DSIZE -1—0]是Z BT SRAM 在读写操作时与外部进行数据交换的通道。

3　接口控制器的设计

根据Z BT SRAM 的接口信号和时序要求,利用Altera S tratix 和S tratix G X FPG A 产生简单的Z BT SRAM 接口信号

,实现对Z BT

SRAM 的各项操作。该设计在一片高速FPG A EP1S25F780C5上

实现,FPG A 和Z BT SRAM 的工作频率为200MHZ ,FPG A 接口控制器和Z BT SRAM 的连接框图如图3所示。

图3　FPG A 接口控制器的结构及功能

311　FPG A 接口控制器的结构及功能

FPG A 接口控制器主要由五部分组成:传输层部分(pipe-stage )、传输延时部分(pipe-delay )、地址控制输出部分(addr-ctr-out )和时钟控制部分(clk-ctr )等组成。其结构框图如图4所示。

各部分的功能:传输层部分,存储用户的输入、输出信号;

传输延时部分,他根据接口控制器是与pipelined Z BT SRAM 相接还是与flow -through Z BT SRAM 相接来确定给输入数据提供适合的延时时间;地址控制输出部分,主要完成对地址和控制信号进行存储;数据输入、输出控制部分,主要实现对数据的存储和提

供双向控制。

图4　FPG A 接口控制器的结构框图

312　FPG A 控制接口对Z BT SRAM 的读写操作

(1)读操作

在对Z BT SRAM 读操作的时,地址总线(ADDR )和地址控制信号(ADDR ADV LD N )应该加载适合的数值,复位端(RE 2

SET N )和RD WR N 控制端应置高电平。在读操作过程中,

不论是pipelined Z BT SRAM 还是flow -through Z BT SRAM 都是在地址数据加载到地址总线上6个时钟周期之后能够得到所读存储单元的数据,注意,若地址控制信号(ADDR

ADV LD N )为低电平,读到的数据为地址数据所对应的存储单元中的数值,若地址控制信号(ADDR ADV LD N )为高电平,读到的数据为

地址数据对应的存储单元的下一个存储单元中的数值。其时序如图5所示。

图5　接口控制器的读操作时序

(2)写操作

在对Z BT SRAM 写操作时,地址总线(ADDR )和地址控制信

号(ADDR -ADV -LD -N )应该加载适合的数值,复位端(RESET -N )应置高电平,RD -WR -N 控制端为低电平。在写操作过程中,对于pipelined Z BT SRAM 在写命令加载4个周期之后数据可写到指定的Z BT SRAM 存储器单元中,对于flow -through Z BT SRAM 在写命令加载3个周期之后完成写操作。注意,若地址控制信号(ADDR ADV LD N )为低电平,数据写到地址数据所对应的存储单元中,若地址控制信号(ADDR

ADV LD

N )为高电

平,数据写到地址数据对应的存储单元的下一个存储单元中,同时,DW 位必须为高电平。其时序如图6所示。

(下转第60页)

《自动化技术与应用》2004年第23卷第10期

仪器仪表与检测技术

Instrumentation and Mea surement

P R =

πD

N

=

12196×

π8000

=010051mm ≈5um

如果在控制方法上采取一些措施,例如单向矢量控制和在位移量末端采用单向逐次逼近的策略,达到要求的定位精度是可能的。

由于采用步进电机,和<12.96mm 的转动轴,那么变速器的变比需要多大?

通常,步进电机分为全步Π半步驱动两种方式,这两种驱动基本上保证了转角的精确度,如采用细分方法驱动,可以减少变速比,但是,定位精度低于全步Π半步驱动,而且要求的电机转矩较大。故在本方案设计中,采用半步驱动(0.9°Πstep ),转动也相对平稳,那么此时的变速比应该是:

019°n ?12196π

360°

×0.9°=0.0051mm n =20.3575为了提高精度,在模板位移的末端,采用单向逐步逼近的控制方法,变速比不能选n =20,如果采用三步逼近,变速比即为:

n =61.0725

变速比不能是小数;另一方面,考虑到我们是单台,尽量选用标准件。目前,市场上出售的变速箱Π变速器,是16、32、

64......故选用n =64。此时,步进电机走一步,驱动轴的线性

位移量为:

d =

12196π360?019

64

=0100159mm 三步逼近量为:

3d =0.00477mm

由此以来,我们就可以通过用半步驱动的步进电机、变速器、光码盘相结合的方法解决胶片位移精度的问题,这也是保证光栅印制质量的基本问题。

3.3　位移检测实验分析

通过实验对位移检测部分进行调试,检测胶片的实际位移是否满足精度要求,实验数据记录如表1所示,通过分析计算,该数据与理论数据接近,满足精度要求。

表1　胶片实际位移测试表

走胶片宽度

次数(10)

123456789101cm 07A007A307A207A007A307A207A107A207A207A12cm

0F50

0F52

0F51

0F50

0F52

0F51

0F51

0F52

0F52

0F52

4　小结

通过对上述方案进行整体试验调试,基本可以满足设计要求,当然,该方案的实施需要机械部件、电气特性、控制软件之间达到最佳协调。在后续研究中,我们将对相关细节问题和关键技术另立专题讨论。

5　参考文献:

[1]　张百海,柴森春,等.数据采集系统中光栅尺信号处理方法的

研究[J ],机床与液压,2003,(2):118-119

[2]　臧甲鹏

,王朝阳.高衍射效率全息光栅的制作与复制工艺研究[J ].M odern Scientific Instruments 1999,(5):46-48

[3]　裴文.全息印刷—21世纪的印刷术[J ].物理,1995,(3):160-165

作者简介:张光　(1979-),女,陕西西安人,硕士,研究方向:计算机图形图像处理技术。

(上接第50页)

图6　接口控制器的写操作时序

4　结束语

利用S tratix 和S tratix G X FPG A 作为Z BT SRAM 的接口控制器能较好地解决系统的竞争冒险问题。S tratix 和S tratix G X FP 2

G A 的开启时间和关断时间分别为 3.3ns 和 2.2ns ,I DT 71V3556P200-MHZ pipelined Z BT SRAM 的开启时间和关断时

间分别为3.2ns 和3.0ns [2]。若接口控制器执行一条写操作之后执行读操作,不会有竞争出现,因为Z BT SRAM 的关断时间比

FPG A 的开启时间快。相反,若接口控制器执行一条读操作之

后,执行写操作,同样也不会出现竞争冒险的问题,因为,FPG A 的关断时间比Z BT SRAM 的开启时间快。

5　参考文献:

[1]　Synthesizable 200MHZ Z BT SRAM interface [E B/O L ].w w w.X https://www.360docs.net/doc/9e9288065.html, ,2003,3

[2]　Z BT controller reference Design[E B/O L ].w w https://www.360docs.net/doc/9e9288065.html, ,2003,4

作者简介:何永泰(1970-),男,云南南华人,楚雄师范学院讲师,昆明理工大学硕士研究生,主要从事电子工程设计方向的研究。