数字电路论文——四位乘法器的VHDL语言设计

烟台师范学院学报(自然科学版)

Yantai No r ma l U niv er sity Jo ur na l (Na tural Science )2002,18(2):153—155教学

研究 收稿日期:2002-03-03

作者简介:刘姝延(1964—),女,讲师,大学本科,主要从事电子技术教学与实验.

四位乘法器的V HDL 语言设计

刘姝延1,杨世平2

(1.烟台师范学院物理系,山东烟台264025;2.延安大学物理与电子信息系,陕西延安716000)

摘要:介绍了使用V HDL 语言设计的4位乘法器,给出了功能仿真波形,举例说明了实现电

子设计自动化(ED A)的过程。

关键词:V HD L 语言;四位乘法器;功能仿真;电子设计自动化

中图分类号:T N 702 文献标识码:A 文章编号:1004-4930(2002)02-0153-03

随着计算机技术和大规模集成电路技术的发展,为我们所熟悉的传统的通过逻辑图和布尔代数设计数字系统的方法已远远不能满足现代电路的要求,取而代之的是硬件描述语言HDL(H a rdw are Descriptio n La ng uage),这是硬件设计领域的一次变革。最有代表性的HDL 是美国国防部开发的超高速集成电路硬件描述语言V HDL(Very H ig h Speed Integ rated Circuit Hardw are Description Lang uag e ),是唯一被接纳为IEEE 标准的语言。用V HDL 硬件描述语言设计数字系统的设计方法是用语言编程来表示逻辑器件及系统硬件功能与行为的全新硬件电路设计方法,它的语言形式、描述风格与句法十分类似于一般的计算机高级语言,具有以下几个特点[1]

:(1)采用自上而下(To p Dow n)的高级设计方法。与传统的自下而上的设计方法不同,V HDL 硬件描述语言从系统总体的要求出发,自上而下地分层次对系统进行描述、仿真和综合,避免了后期整体仿真带来的复杂化或因存在较大缺陷而要重新设计系统的可能,大大缩短了系统设计的周期。(2)系统的硬件描述能力强。可以描述从系统的数学模型直至门级电路。强大的行为描述能力,使得设计避开具体的器件结构,不必在设计电路前写出该电路的逻辑表达式和真值表,从逻辑行为上描述和设计大规模电子系统,只定义系统的抽象行为功能,摆脱了电路细节设计的束缚,编程与工艺无关,大幅度降低了硬件电路设计的难度,是设计大规模电子系统的重要保证。(3)大量采用可编程逻辑器件和ASIC 芯片。不需要受使用通用逻辑元、器件的限制,电路尺寸大为缩小,保密程序大为提高。(4)V HDL 语言标准、规范,易于共享和复用。V HDL 语言作为一种IEEE 工业标准,目前大多数EDA 公司纷纷使新开发的电子设计软件与V HDL 语言兼容。可见,使用V HDL 语言来设计数字系统为大势所趋。 本文用V HDL 语言设计了一个四位乘法器,举例说明利用V HDL 语言实现电子设计自动化(EDA)的过程。

1　四位乘法器的设计

四位乘法器输入信号(被乘数、乘数)为X (X 3X 2X 1X 0)和Y (Y 3Y 2Y 1Y 0),输出信号为P (P 7P 6P 5P 4P 3P 2P 1P 0),P =X ×Y 。程序设计中利用Y (i )(i =0,1,2,3)分别与X 相乘后左移i 位再累加的方法,以实现乘法运算。四位乘法器源程序mul 4.vhd [2,3]:

LIBR ARY ieee ;

U SE ieee.std log ic 1164.a ll;

U SE ieee.std log ic unsig ned.all;

EN T IT Y m ul 4IS

PO RT (X ,Y :IN ST D L O GIC V ECT O R (3do wnto 0);

P :O U T ST D L O GIC V ECT O R(7do wnto 0);

EN D mul4;

ARC HI T ECT U R E a O F mul 4IS

SI GN A L temp 1:ST D LO GIC V ECT O R (3dow nto 0);

SI GN A L temp2:ST D LO GIC V ECT O R(4dow nto 0);

SI GN A L temp3:ST D LO GIC V ECT O R(5dow nto 0);

SI GN A L temp 4:ST D LO GIC V ECT O R (6dow nto 0);

BEGIN

temp1〈=X W HEN Y(0)=′1′EL SE ″0000″;

temp2〈=(X &′0′)W HEN Y (1)=′1′EL SE ″00000″;

temp 3〈=(X &″00″)W HEN Y (2)=′1′EL SE ″000000″;

temp4〈=(X &″000″)W HEN Y (3)=′1′EL SE ″000000″;

P 〈=temp1+temp2+temp3+(′0′&temp4);

EN D a;

2　对源程序进行编译并仿真

为了验证设计的正确性,利用美国Altera 公司开发的EDA 工具软件M AX +PLU S Ⅱ,指定器件为M AX 7000系列的EPM 7032LC 44-6,对m ul 4.vhd 进行编译,直至通过。功能仿真波形如图1所示,生成电路符号如图2所示

。

图1　四位乘法器功能仿真图2　四位乘法器电路符号

经仿真验证知,用V HDL 语言设计的乘法器运算正确,达到了设计要求。编译、逻辑154烟台师范学院学报(自然科学版)第18卷　

综合时,V HDL 综合器完成将源文件自动地转换为门级电路,并生成相应的网表文件和各种报表,可将设计内容下载到所选用的EPM 7032LC44-6器件中去,完成EDA 设计工作。

3　结语

上述四位乘法器经仿真,结果完全达到了设计的目的。利用V HDL 语言实现电子设计自动化,设计出体积小而系统性能高的数字系统,彻底改变了传统的数字系统的设计方法、设计过程,无疑将在现代数字系统设计中起越来越重要的作用。

参考文献:

[1]　侯伯亨,顾新.V HD L 硬件描述语言与数字逻辑电路设计[M ].西安:西安电子科技大学出版社,

1998.5—9.

[2]　廖裕评,陆瑞强.CPLD 数字电路设计——使用M AX+PL U S Ⅱ[M ].北京:清华大学出版社,

2001.217—221.

[3]　J oh n F W aker ly .DIG IA L D ESIGN Principles &Prac tices (Third Editio n )[M ].北京:高等教育出

版社,2001.446—543.

Design of a 4-bit multiplier using VHDL language

LIU Shu -yan 1,YAN G Shi -ping

2(1.Departm en t of Physics ,Yantai Normal University ,Yan tai 264025;2.Deparment of

Ph ysics and Electronic Information ,Yan

’an University ,Yan ’an 716000,China )Abstract :A 4-bit m ultiplier is desig ned by using V HDL language,emulatio n o scillog ram is giv en,and the m ethod of electro nic desig n a utoma tion(EDA)is introduced.

Key words :V HDL lang uag e ;4-bit m ultiplier ;simulation o f function ;electro nic desig n automation

(责任编辑　迟玉华)155第2期刘姝延,等:四位乘法器的V HDL 语言设计