电子电路实验3音乐发生器

电子电路实验3 综合设计总结报告题目：基于FPGA的音乐发生器的设计实现

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一、摘要

设计由FPGA最小系统、PS2接口电路、D\A转换电路、运算放大电路、功率放大电路五个部分组成。通过PS2键盘控制音乐发生器，利用FPGA最小系统接收PS2键盘送来的串行数据，将其转成并行数据，从而进行比较判断生成不同的正弦波并行8位数据以控制D\A转换电路。将D\A转换电路接成电压输出模式，由于输出幅度过高，若直接进行功率放大将会出现波形失真，所以先利用运放进行衰减再进行功率的放大，以驱动扬声器。整个系统设计合理，灵敏度较高，工作状态稳定，可以正常输出七个不同音阶。

二、设计任务

2.1 设计选题

选题十基于FPGA的音乐发生器的设计实现2.2 设计任务要求

总体要求：

利用PS2接口电路控制并实现一个音乐发生器系统。要求用FPGA设计产生得到一组不同频率的音阶，通过编码形成8位数字量来控制D\A转换器使其输出正弦波，以驱动音响电路。

具体要求：

1、产生7个不同频率的音阶以驱动音响电路，波形为正弦波。要求每个正弦波有64个点，列表产生，频率分别为：261Hz、293Hz、329Hz、349Hz、391Hz、440Hz、493Hz。

2、利用PS2键盘上1~7的数字键控制该音乐发生器，其键值分别对应16、1E、26、25、2E、36、3D；

3、利用D\A模块产生正弦波，要求D\A精度为8位，输出电压范围是0~5V；

4、利用运算放大电路实现正弦波形的衰减，电压放大倍数为0.1倍；

5、利用功率放大电路实现功率的放大，电压放大倍数为20倍；

6、利用示波器观察所产生正弦波形的输出结果，并分别测量7个音阶的频率，要求频率误差不得大于5%。

三、方案设计与论证

硬件电路框图：

PS2接口模块：

软件电路框图：

设计由FPGA最小系统、PS2接口电路、D\A转换电路、运算放大电路、功率放大电路五个部分组成。通过PS2键盘控制音乐发生器，利用FPGA 最小系统接收PS2键盘送来的串行数据，将其转成并行数据，从而进行比较判断生成不同的正弦波并行8位数据以控制D\A转换电路。将D\A 转换电路接成电压输出模式，由于输出幅度过高，若直接进行功率放大将会出现波形失真，所以先利用运放进行衰减再进行功率的放大，以驱动扬声器。整个系统设计合理，灵敏度较高，工作状态稳定，可以正常输出七个不同音阶。四、电路单元参数的选定和设计实现

4.1 PS2接口模块：

4.2 D/A转换模块：

DI0—DI7口通过

FPGA外围接口

与LPM_ROM的

q0—q7连接

4.3 运放反相比例模块：

Au0=0.1

R1=100欧

Rf=10欧

4.4 功放音响模块：

五、装调测试过程

5.1 测试仪器：

（1）示波器（2）信号发生器

5.2 输出正弦波测试

产生7个不同频率的音阶以驱动音响电路，波形为正弦波。要求每个正弦波有64个点，列表产生，频率分别为：261Hz、293Hz、329Hz、349Hz、391Hz、440Hz、493Hz。

六、实验注意事项及主要可能故障分析

6.1 注意事项

1）焊接电路时要遵循共地原则

2）电路板各元件管脚修剪整洁，避免短路6.2 存在问题

1）接上运放后功放发出的声音不是很响

2）输出的声音中有杂音

6.3 产生问题原因及解决办法

分析是焊接电路时存在问题，并且各元件管脚没有修剪整洁，存在干扰。检查电路，重新焊接有错误的地方，并修剪管脚。

6.4 心得体会

通过本次实验，了解FPGA最小系统IO口外扩的原理熟练掌握PS2接口的使用方法，DA转换的工作原理及驱动方法，LM324的工作原理及使用方法，LM386的工作原理及使用方法以及大规模数字系统的设计方法。同时锻炼了自己的设计能力和动手能力，对自己的帮助很大，收获很多。

七、参考文献

[1] 罗亚非凌阳16位单片机应用基础[M] 北京航空航天大学出版社 2003年12月第一版[2] 薛钧义张彦斌虞鹤松樊波凌阳十六位单片机原理及应用[M] 北京航空航天出版社2003年2月第1版

[3] 谭浩强 C程序设计[M] 清华大学出版社 1999年12月第2版

[4] 沈美明温冬蝉 IBM-PC汇编语言程序设计[M] 清华大学出版社 2001年8月第二版

[5] 凌阳大学计划网站https://www.360docs.net/doc/ab5111940.html,/

附录1 系统电路图

附录2 元器件清单

电容 104 一个 473 一个 10u 三个 200u 一个电阻 100欧一个 10欧两个

9欧一个电位器 36k欧一个功放 8欧一个LM324 一个DAC0832 一个LM386 一个附录3实物照片

附录4 软件程序

分频器

module fpq5000(D,CLK);

input CLK;

output D;

reg [12:0] COUNT12;

reg D;

always @(posedge CLK)

if(COUNT12 == 13'b1001110001000) //if(COUNT12 == 10'b0000000101) begin

D<= ~D;

COUNT12<= 13'b0000000000000;

end

else

begin

COUNT12 <= COUNT12+1;

end

Endmodule