数字IC面试题
注：红色为不会
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-------------------以上选自digital_IC----------------------------- %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
数字部分
逻辑
同步复位和异步复位：
同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。
同步复位优缺点：
1）、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波；
同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；
a、有利于仿真器的仿真
b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺
2）、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；
同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；
a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,
组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄
存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
C.An active clock is essential for a synchronous
reset design. Hence you can expect more power
consumption.
异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位
异步复位优点：
1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；
2）、电路在任何情况下都能复位而不管是否有时钟出现。
a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源
b、设计相对简单。
c、异步复位信号识别方便
d、C locking scheme is not necessary for an asynchronous
design. Hence design consumes less power.
Asynchronous design style is also one of the latest design options to achieve low power. Design
community is scrathing their head over asynchronous design possibilities.
异步复位缺点：
2）、可能因为噪声或者毛刺造成虚假复位信号，
3）、对异步复位INS静态定时分析比较困难。
4）、对于DFT(DESING FOR TEST)设计，如果复位信号不是直接来自于I/O引脚，在DFT扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路。
状态机（FSM)
根据状态数目是否有限可以将时序状态机分为有限状态机(Finite Status Machine,FSM)和无限状态机。
FSM: Mealy & Moore
Mealy:米利机的下一状态和输出取决于当前状态和当前输出；-->异步FSM
Moore:Moore机的下一状态取决于当前状态和当前输出，但其输出仅取决于当前状态，
-->同步FSM
状态图或者状态转移表以表格的形式表示在当前状态和输入的各种组合下状态机的下一状态和输出。
状态转移图(Status transition graph,STG)是一种有向图，
算法状态机（ASM)，类似于软件流程图，是时序状态机功能的一种抽象。
函数和任务的区别：
1）、函数：函数代表了纯组合逻辑，
2）、任务：即可以用来表示组合逻辑也可以表示时序逻辑
阻塞和非阻塞语句的区别：
阻塞(=)和非阻塞(<=)语句的最主要的区别在其后的引用它的语句的电路结构上：
1）、对于阻塞语句，其综合出的组合逻辑的输出，被馈送到其后引用他的语句的组合逻辑的输入端，也即后面的语句引用其新值；
2）、对于非阻塞语句，其综合出的触发器的输出，被馈送到其后引用它的语句的组合逻辑的输入端，也即后面的语句引用其旧值。
Me:同步异步时钟域接口信号：
异步时钟域的同步分为两种：
1）两个域的时钟频率相同，但相位不固定，称为同频异相时钟域的同步。同频异相问题的简单解决办法是用后级时钟对前级时钟数据采样两次。该方法可以有效的减少亚稳态的传输，使后级电路数据都是有效电平值。
2）两个时钟域频率根本不同，称为异频时钟域的同步。要可靠地完成异频时钟域同步，可以使用DPRAM或者FIFO，利用上级时钟写数据再用本级时钟读出即可。
1.同步电路和异步电路的区别是什么？
Me:同步电路：其核心逻辑用触发器实现，电路的主要信号。输出信号灯都由某个时钟沿驱动产生。可以很好的避免毛刺，利于器件移植，有利于STA、验证设计时序性能
异步电路：其核心逻辑使用组合电路实现，电路的主要信号、输出信号不依赖于任何一个时钟信号。容易产生毛刺，不利于器件移植，不利于STA、验证设计时序性能。
答：同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。
异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。
2. 什么是同步逻辑和异步逻辑？
答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
3. 什么是组合逻辑电路和时序逻辑电路？
答：数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
4. 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现(漏极或者集电极开路),，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻.(线或则是下拉电阻) 。
OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。为什么引入OC门？实际使用中，有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。OC门主要用于3个方面：
1、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上
2、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。用OC门实现线与，应同时在输出端口应加一个上拉电阻。
3、三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。
5. 什么是Setup 和Holdup时间？
答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。
6. 解释setup time和hold time的定义和在时钟信号延迟时的变化。
答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
7. 什么是竞争与冒险现象？怎样判断？如何消除？
答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。三加选通信号。用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。
8. 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
答：常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则
cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;V oh>=0.9VDD,V ol<=0.1VDD，ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,V ol<=0.4v.
用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.
9. 如何解决亚稳态？Metastability
答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法:
1 降低系统时钟频率
2 用反应更快的Flip-Flop
3 引入同步机制,防止亚稳态传播
4 改善时钟质量,用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大.
9（1）为什么两级触发器可以防止亚稳态传播？
使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。
10. IC设计中同步复位与异步复位的区别。
答：同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。异步复位则不同，一旦复位信号有效，触发器就立即复位。
异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态.
11. MOORE与MEELEY状态机的特征。
答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。
Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。
14、多时域设计中,如何处理信号跨时域.(南山之桥)
不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等.跨时域的信号要经过同步器同步,防止亚稳态传播.例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2.这个同步器就是两级d触发器,其时钟为时钟域2的时钟.这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的.这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性.所以通常只同步很少位数的信号.比如控制信号,或地址.当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变
15、给了reg的setup,hold时间,求中间组合逻辑的delay范围.(飞利浦-大唐笔试)
Me: Hold Delay < period - setup – hold 16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min.组合逻辑电路最大延迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.(华为) T3setup 不考虑时钟的skew，D2的建立时间不能大于（时钟周期T - D1数据最迟到达时间T1max+T2max）；保持时间不大于大于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进入亚稳态并向后级电路传 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素,同时给出表达式.(威盛VIA 2003.11.06 上海笔试试题) T+Tclkdealy>Tsetup+Tco+Tdelay; Thold+Tclkdelay 18、说说静态、动态时序模拟的优缺点.(威盛VIA 2003.11.06 上海笔试试题) 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误.它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中. 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径.因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题; 静态时序分析缺点： 1.无法识别伪路径 2.不适合异步电路 3.不能验证功能 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing.(威盛VIA 2003.11.06 上海笔试试题) Me:可以参考加法F =A+B+C+D，改善Timing:F=(A+B)+(C+D) 将第二级信号放到最后一级输出，这样关键信号到输出的路径将只延时一级MUX，从而改善timing 关键:将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改. 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径.(未知) Me:Critical Path 指的是同步逻辑电路中，组合逻辑时延最大的路径 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等.(未知) 触发器种类： 区别： Co=(A xor B)*C+AB=AB+AC+BC 22、卡诺图写出逻辑表达使.(威盛VIA 2003.11.06 上海笔试试题) 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和.(威盛) 卡诺图化简:一般是四输入,记住00 01 11 10顺序, 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (V out-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题circuit design-beijing-03.11.09) 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子) 和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用mos管搭出一个二输入与非门.(扬智电子笔试) 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time).(威盛笔试题circuit design-beijing-03.11.09) 29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路.(Infineon笔试) 30、画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.06 上海笔试试题) 31、用一个二选一mux和一个inv实现异或.(飞利浦-大唐笔试) input a,b; output c; assign c=a?(~b):(b); 32、画出Y=A*B+C的cmos电路图.(科广试题) 33、用逻辑们和cmos电路实现ab+cd.(飞利浦-大唐笔试) 34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子) 以上均为画COMS电路图,实现一给定的逻辑表达式 x,y作为4选1的数据选择输入,四个数据输入端分别是z或者z的反相,0,1 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简). 化成最小项之和的形式后根据~(~(A*B)*(~(C*D)))=AB+CD [电子/通信] verilog笔试题 笔试题 https://www.360docs.net/doc/a19590811.html,e verilog hdl to implement a flip-flopwith synchronous RESET and SET, a Flip-flop with asynchronous RESET and SET. 实现同步置位和复位的触发器。实现异步置位和复位的触发器。 always@(posedge clk or negtive set or negtive reset) if(set) q<=1; else if (!reset) q<=0; else q<=d; https://www.360docs.net/doc/a19590811.html,e verilog hdl to implement a latch withasynchronous RESET and SET. 实现异步置位和复位的锁存器。 always@(clk or set or reset) if(set) q<=1; else if (!reset) q<=0; else q<=d; https://www.360docs.net/doc/a19590811.html,e V erilog hdl to implement a 2-to-1multiplexer. assign out = sel? a:b; https://www.360docs.net/doc/a19590811.html,e AND gate, OR gate and Inverter to implement a 2-to-1 multiplexer. 用门级电路搭二选一。 https://www.360docs.net/doc/a19590811.html,e a 2-to-1 multiplexer to implement a two input OR gate. 用二选一搭或门。 assign out = a? a:b ; https://www.360docs.net/doc/a19590811.html,e a tri-state buffer to implementOpen-Drain buffer. 用三态实现开路。 As sign out = en? In: 1’bz ; 7.To divide one input clock by3, Written by verilog hdl. 三分频。 8.To divide one input clock by3, 50% dutycycle is required. Written by verilog hdl. 三分频，50％空占比。 The 7 and 8 is basic same. I give the 8 answer. `timescale 1ns / 1ps module diveven; reg rst; reg clkin; wire clkout; reg clkout1,clkout2; reg [2:0] count; always #50 clkin =~clkin; initial begin clkin = 0; rst = 1; #200 rst = 0; end assign clkout =clkout1 | clkout2; always@(posedge clkin) if(rst) end else if(count ==3'h2) begin count<=0; end else count <= count+1; always@(posedge clkin) if(rst) begin clkout1 <= 0; end else if(count ==3'h2) begin clkout1<=~clkout1; end else if(count ==3'h1) begin clkout1<=~clkout1; end always@(negedge clkin) if(rst) begin clkout2 <= 0; end else if(count ==3'h2) begin clkout2<=~clkout2; end else if(count ==3'h1) begin clkout2<=~clkout2; end endmodule 9.Pickup any interface from the following.Draw the waveform and block diagram. Writhe the verilog code for serial toparallel data conversion. 从下面串口中挑选一个你熟悉的，画框图和波形。并写一段串转并的程序。 UART, SPI, PS2, LPC, USB, I2C, I2S, SATA, MMC, SD always(posedge clk) begin rsr[0]<= rxd; Assign out <= rsr; 数字电路 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。 4、什么是Setup 和Holdup时间？（汉王笔试） 5、setup和holdup时间,区别.（南山之桥） 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知） 7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子） 9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决 常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。（飞利浦－大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 12、IC设计中同步复位与异步复位的区别。（南山之桥） 13、MOORE 与 MEELEY状态机的特征。（南山之桥） 14、多时域设计中,如何处理信号跨时域。（南山之桥） 15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试） Delay < period - setup – hold 16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为） 17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题） 18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题） 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA 2003.11.06 上海笔试试题） 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知） 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优 点），全加器等等。（未知） 22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题） 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子） 27、用mos管搭出一个二输入与非门。（扬智电子笔试） 28、 please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09） 29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔 试） 30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题） 31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试） 32、画出Y=A*B+C的cmos电路图。（科广试题） 33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试） 34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子） 35、利用4选1实现F(x,y,z)=xz+yz'。（未知） 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化 简）。 38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR Me Answer: NAND ,因为NAND是数字逻辑最基本的组成逻辑，其他的逻辑门都可以通过NAND来实现（未知） 39、用与非门等设计全加法器。（华为） A B C S Co 0 0 0 0 0 0 0 1 10 0 1 0 10 0 1 1 0 1 1 0 0 10 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 S=A xor B xor C Co=(A xor B)*C+A*B=AB+AC+BC 40、给出两个门电路让你分析异同。（华为） 41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子） 42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知） 43、用波形表示D触发器的功能。（扬智电子笔试） 44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试） 45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题） 46、画出DFF的结构图,用verilog实现之。（威盛） always@(posedge clk or negedge rst) begin if(!rst) Q <=0; else Q <=D; 47、画出一种CMOS的D锁存器的电路图和版图。（未知） 48、D触发器和D锁存器的区别。（新太硬件面试） 49、简述latch和filp-flop的异同。（未知） 50、LATCH和DFF的概念和区别。（未知） latch和flip-flop都是时序逻辑，区别为：latch同其所有的输入信号相关，当输入信号变化时latch就变化，没有时钟端；flip-flop受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。当然因为二者都是时序逻辑，所以输出不但同当前的输入相关还同上一时间的输出相关。 51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥） latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。在if语句和case不全很容易产生latch 52、用D触发器做个二分颦的电路.又问什么是状态图。（华为） 状态图(Statechart Diagram)是描述一个实体基于事件反应的动态行为，显示了该实体如何根据当前所处的状态对不同的时间做出反应的。 always@(posedge clk or negedge rst) begin If (!Rst) Clk_div2 <=0; Else Clk_div2 <=~clk_div2; end 53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试） 54、怎样用D触发器、与或非门组成二分频电路？（东信笔试） 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？ Answer:4 flip-flop circuits 56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout 和next-stage. （未知） 57、用D触发器做个4进制的计数。（华为） Me：参考《专用集成电路设计实用教程》--P58 module count4(clk,reset,co); input clk,reset; reg[1:0] count; always@(posedge clk or negedge reset) if(~reset) count<=0; else if(count==3) count<=0; else count<=count+1; assign co=(count==3); endmodule 58、实现N位Johnson Counter,N=5。（南山之桥） Johnson counter 建模的关键在于： a)如果计数器最高有效位（最左边的那位）为1，则从右端移入0； b)如果最高有效位为0，则从右端移入1 Eg:3位的JohnsonCounter module Module johnsonCounter(clk,rst,Q); Parameter Nbits=3; Input clk; Input rst; Output [0:Nbits-1]Q; Reg [0:Nbits-1]Q; always@(negedge clk or negedge rst) Begin If(!Rst) Q<=0; Else Begin If(!Q[0]) Q<={Q[1:Nbits-1],1'b1}; Else Q<={Q[1:Nbits-1],1'b0}; end end endmodule 59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子） Me: Module counter(clk,set_n,pre_set_data,out); Input clk,set_n; Input [2:0] pre_set_data; Output [2:0] out; Reg [2:0] cnt; If(!Set_n) Cnt<=pre_set_data; Else if (cnt==3'b111) Cnt<=0; Else Cnt end Assign out=cnt; endmodule 60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知） 61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥） 65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子） 用verilog 实现3分频电路 module div3f( clk, rst, q); input clk; input rst; output q; reg clk1,clk2; reg [1:0] cnt1; always@(posedge clk or negedge rst) begin if(!rst) cnt1=0; else if(cnt1==2'b10) cnt1=0; else cnt1=cnt1+1; end always@(posedge clk or negedge rst) begin if(!rst) clk1=0; else if(cnt1==2'b10) clk1=1; else clk1=0; end always@(negedge clk or negedge rst) begin else if(cnt1==2'b01) clk2<=1; else clk2<=0; end assign q=clk1 || clk2; endmodule 66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知） 67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知） 68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题） 69、描述一个交通信号灯的设计。（仕兰微电子） Copyright by dratejo,has simulated by ModelSim Time:sept,7th,2010 module traffic( clk, rst, red1, green1, yellow1, red2, green2, yellow2); input clk; input rst; output red1,green1,yellow1; output red2,green2,yellow2; reg red1,green1,yellow1; reg red2,green2,yellow2; parameter st0=0,st1=1,st2=2,st3=3,st4=4,st5=5,st6=6,st7=7; reg [2:0] st,next_st; always@(posedge clk or negedge rst) begin if(!rst) st=st0; else st=next_st; always@(st) begin red1=1'b0;green1=1'b0;yellow1=1'b0; red2=1'b0;green2=1'b0;yellow2=1'b0;//initial the value ,void the latch case(st) st0://when east to weast light green,north2south light red,3 cycles begin green1=1'b1; red2=1'b1; next_st=st1; end st1: begin green1=1'b1; red2=1'b1; next_st=st2; end st2: begin green1=1'b1; red2=1'b1; next_st=st3; end //---east2west light yellow,south2north light red st3: begin yellow1=1'b1; green1=1'b1; red2=1'b1; next_st=st4; end //---when east2weast light red ,south2north light green st4: begin green2=1'b1; red1=1'b1; next_st=st5; end st5: begin green2=1'b1; red1=1'b1; next_st=st6; end st6: begin next_st=st7; end st7://when east2weast light red,south2north light yellow and green, begin yellow2=1'b1; green2=1'b1; red1=1'b1; next_st=st0; end endcase end endmodule 70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试） Copyright by dratejo,has simulated by ModelSim Time:sept,7th,2010 module coin_machine( clk, rst, a1, b2, c5, out); input clk; input rst; input a1; input b2; input c5; //--a1 present 1 fen,b2 present 2 fen,c5 present 5 fen output out; reg out; parameter st0=0,st1=1,st2=2,st3=3,st4=4,st5=5; reg [2:0] st,next_st; always@(posedge clk or negedge rst) begin if(!rst) st=st0; else st=next_st; end always@(a1 or b2 or c5 or st) begin st0: begin if(a1==1'b1) next_st=st1; else if(b2==1'b1) next_st=st2; else if(c5==1'b1) next_st=st5; end st1: begin if(a1==1'b1) next_st=st2; else if(b2==1'b1) next_st=st3; else if(c5==1'b1) next_st=st5; end st2: begin if(a1==1'b1) next_st=st3; else if(b2==1'b1) next_st=st4; else if(c5==1'b1) next_st=st5; end st3: begin if(a1==1'b1) next_st=st4; else if(b2==1'b1 || c5==1'b1) next_st=st5; end st4: begin if(a1==1'b1 || b2==1'b1 || c5==1'b1) next_st=st5; end st5: next_st=st0; endcase end always@(st) begin if(st==st5) 数字电路笔试汇总 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同 步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電 路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-- 因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用 非同步電路設計。 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻 辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存 器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路 共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 4、什么是Setup 和Holdup时间？（汉王笔试） 解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信 号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下 一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不 变的时间。如果hold time不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不 变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 1、测试中关注那些哪些指标? 答:LTE测试中主要关注PCI、RSRP(接收功率)、SINR(信号质量)、PUSCHPower(UE的发射功率)、传输模式(TM3为双流模式)、上下行速率、掉线率、连接成功率、切换成功率………… 2、测试中单站验证的指标 测试时近点要求RSRP≧-80dBm,SINR≧25db, 32字节:Ping时延<=30ms;1024字节:Ping时延<=40ms,下载70M(理论90M),上传30M。 测试时中点要求RSRP在-90至95dBm之间,SINR≧15db左右, 32字节:Ping时延<= 30ms;1024字节:Ping时延<=40ms,下载35M,上传20M。 3、LTE中框架结构 ●LTE的接入网E-UTRAN由eNodeB组成,提供用户面与控制面; ●LTE的核心网EPC(Evolved Packet Core)由MME,S-GW与P-GW组成; ●eNodeB间通过X2接口相互连接,支持数据与信令的直接传输; ●S1接口连接eNodeB与核心网EPC。其中,S1-MME就是eNodeB连接MME的控制面 接口,S1-U就是eNodeB连接S-GW 的用户面接口; 4、TAC与TAL解释一下名称 TAC就是跟踪区码,TAL就是TA list,跟踪区列表 5、UE的正常发射功率就是多少,最大就是多少？ 正常小于等于15dbm,最大就是23dbm。 6、LTE的带宽有哪些,对应的RB数又就是多少？ 1、4、3、5、10、15、20MHZ对应的RB数就是6、15、25、50、75、100、 7、影响下行速率的因素？ 天线的收发模式,MIMO 天线数量与模式,beamforing波束赋形的天线阵增益(包括天线数量)。 空间信道的质量,包括信号强度,以及干扰的情况,空间信道的相关性,UE的移动速度,UE接收机的性能。 TDD还与上下行子帧配比,FDDTDD中信道配置情况有关系(例如cfi的多少,就是否有MBMS 支持) 与用户的数量也有关系。 1，what’s your english name,please? ----女HR，名字叫ALICE类似的，太吵了，在食堂外面面的试，听不大清楚， 但是感觉是个很不错的HR，相当nice 2，please introduce yourself....about your campus life ------这个必然要准备的。。。我就直接给背出来了 3，where are you from? which city? what is it famous for? Have it developed during the last years? ------这是一类问题的，还是需要点准备；这个最faint,我居然只能想起我们家乡 的面条有名了。。估计是因为买了拌饭，还想吃学苑的面条导致我耿耿于怀 4，what is a typical day in your university? ------这个也得想一下。。。 5，what’s your hobby...? what do you like doing in your spare time? 基本就是这些问题了，其实还是很简单的，华为的英文面每一次都是基本相同的问题。。。电话10分钟左右，英语交谈的时间估计是8分钟左右，估计本来有更多问题的，不过我每个问题都debodebo说了一大堆，估计HR也无语了，现在觉得自己是不是有点说多了，我一 用英语交谈就很激动。。。sigh。。。 最后HR给了我建议，说我的英语很smooth，但是发音chinglish,，要多和外国人联系发音才能够standard...这样的话英语就perfect了。。。这是在安慰我呢。。。 我为各位整理出英文面试最常见的五大问题，并且提醒各位一些回答的技巧，希望大家能针对这些问题多演练，当成练习英文面试的重点。 问题一：Could you please describe yourself?（能否请你形容一下自己？） 这个问题，一来是想要了解你是什么样的人，二来是想看看你是否知道如何重点式地自我简 介。在回答时，要针对应征工作的性质来凸显自己的特色，可以多用形容词，并且引用过 去的工作经验，但是不必提及公司组织的名称，再者，你还可以谈谈未来的生涯规画；但如果你是个社会新鲜人，就可以谈谈在校时的丰功伟业。比方说，今天你打算去应征行销的 职务，你就可以说︰I am dedicative and motivated. I worked on several major inves tment & promotion projects with positive results and I have more rich experiences in the government. I am now working as a general director assistant and administ ration office director for communicating and coordinating in an logistics company. （我有创意、又积极。曾负责数项大型的行销项目，皆有成效。我现在希望在一家深具规模 的公司内，担任有挑战性的行销职务。） 问题二：Why do you think we should employ you?（你认为我们为何要雇用你？） 雇主问此问题，希望你试图证明自己是最佳人选，并且测试你是否熟悉应征职务的工作内容。 回答时，要迎合该公司对该职务的期望，不过切记别给人狂妄自大的印象。假设你今天要 应征机械工程的工作，你就可以说︰I think I am suitable for the position,not only be cause I have a masters degree, but also because I have worked in this field for m ore than 3 years. I believe that my experience can be put to use in further develo ping your business. （我很适合该职位，不只因为我有机械工程学的硕士学位，更因为我 在该产业已经有五年多的工作经验，我相信，我的经验可以派上用场，进一步推动贵公司的 事业。） 电气自动化专业面试最常见的16个问题 电气自动化 1. 硅材料与锗材料的二极管导通后的压降各为多少？在温度升高后，二极管的正向压降，反向电流各会起什么变化？试说出二极管用途（举3个例子即可） 硅材料二极管:导通电压约0.5~0.7V,温度升高后正向压降降低,反向电流增加. 锗材料二极管:导通电压约0.1~0.3V,温度升高后正向压降降低,反向电流增加. 二极管主要功能是其单向导通.有高低频之分,还有快恢复与慢恢复之分,特殊的:娈容二极管,稳压二极管,隧道二极管，发光二极管，激光二极管，光电接收二极管，金属二极管（肖特基），，，用途：检波，整流，限幅，吸收（继电器驱动电路），逆程二极管（电视行输出中）． 2. 如何用万用表测试二极管的好坏？在选用整流二极管型号时，应满足主要参数有哪些？如何确定？ 3. 在发光二极管LED电路中，已知LED正向压降UF=1.4V，正向电流IF=10mA，电源电压5V，试问如何确定限流电阻。 4. 三极管运用于放大工作状态时，对NPN管型的，各极电位要求是：c极b极，b极e极，而对PNP管型，是c极b 极，b极e极。 5. 场效应管是型控制器件，是由极电压，控制极电流，对P沟道及N沟道场效应管，漏极电压的极性如何？ 6. 集成运算放大器作为线性放大时，信号从同相端输入，试画出其电路图，并说明相应电阻如何取？ 7. 说出一个你熟悉的运算放大器的型号，指出输入失调电压的意义。 8. 试画出用运算放大器组成比例积分电路的电路图，说明各元件参数的选择。 9. 某电子线路需要一组5V，1A的直流稳压电源，请设计一个电源线路，并说明所需元件的大致选择。 10. 在一台电子设备中需要±15V两组电源，负载电流200mA，主用三端集成稳压器，1、画出电路图，2、试确定变压器二次侧电压有效值及容量。 11. TTL电路和CMOS电路是数字电子电路中最常用的，试说出TTL电路和CMOS电路主要特点及常用系列型号。 12. 什么是拉电流？什么是灌电流？TTL带动负载的能力约为多少？是拉电流还是灌电流？ 13. 在51系列单片机中，PO□，P1□、P2□、P3□引脚功能各是什么？ 14. 单片机有哪些中断源？中断处理的过程有哪些？中断服务程序的入口地址是由用户决定，对吗？ 面试题参考 1.js动态增加行 function addRow(tableId,trId){ var tableObj = document.getElementById(tableId); var trObj = document.getElementById(trId); //var trIndex = trObj.rowIndex+1; var rows = tableObj.rows.length; var cell = ""; var tr = tableObj.insertRow(rows); for(i=0;i 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。 软件开发应试人员考试试题（Java） 姓名：___________ 电话：___________ 以下信息有工作经验人员如实填写，应届毕业不填（时间从毕业参加工作算起） 从事Java开发时间____月熟悉JavaScrip时间____月 熟悉EXT开发时间____月熟悉PDM开发时间____月 熟悉的数据库及时间（如SQLServer 3个月，可多填）___________________ 一、JAVA基础 1、简述你所知道的JA V A修饰符及各自的使用机制？（public、abstract、final、synchronized、super…） public ：允许所有客户访问 protected：只能在本包内被该类的子类所使用 private：只允许在本类内使用 abstract：没有提供实现，需要子类提供 static：与整个类相关，与单个对象无关 final：你只能定义一个实体一次，以后不能改变它或继承它。一个final修饰的类不能被子类化，一个final 修饰的方法不能被重写，一个final修饰的变量不能改变其初始值 synchronized：方法获得对对象监控的访问权；如果该方法是static类型的，获得是对类本身的访问权。super：构造器和方法，都用关键字super指向超类，但是用的方法不一样。方法用这个关键字去执行被重载的超类中的方法。 2. String、StringBuffer与StringBuilder之间区别？别简述各自的执行效率？ 区别：String 类型和StringBuffer 类型的主要性能区别其实在于String 是不可变的对象, 因此在每次对String 类型进行改变的时候其实都等同于生成了一个新的String 对象，然后将指针指向新的String 对象，所以经常改变内容的字符串最好不要用String ，因为每次生成对象都会对系统性能产生影响，特别当内存中无引用对象多了以后，JVM 的GC 就会开始工作，那速度是一定会相当慢的， 执行速度：三者在执行速度方面的比较：StringBuilder > StringBuffer > String 使用场景：1.如果要操作少量的数据用= String 2.单线程操作字符串缓冲区下操作大量数据= StringBuilder 3.多线程操作字符串缓冲区下操作大量数据= StringBuffer 2、静态变量和实例变量的区别?能在静态方法中调用非静态变量吗？ 静态变量属于类，该类不生产对象，通过类名就可以调用静态变量。实例变量属于该类的对象，必须产生该类对象，才能调用实例变量 静态方法及变量属于整个类，数据将会被存储在公共区域，非静态方法及变量属于对象 静态方法中无法调用实例变量，而实例方法却可以调用静态变量 3 用D触发器实现2倍分频的逻辑电路？ Verilog描述： module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule 图形描述： 6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、 所存器/缓冲器）。 8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪 些？ PAL，PLD，CPLD，FPGA。 9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包 括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？ 电源的稳定上，电容的选取上，以及布局的大小。 11 用逻辑门和cmos电路实现ab+cd 12 用一个二选一mux和一个inv实现异或 13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。 Delay < period - setup - hold 15 用verilog/vhdl写一个fifo控制器 包括空，满，半满信号。 16 用verilog/vddl检测stream中的特定字符串 分状态用状态机写。 17 用mos管搭出一个二输入与非门。 18 集成电路前段设计流程，写出相关的工具。 19 名词IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命令cp -r, rm,uname 21 用波形表示D触发器的功能 22 写异步D触发器的verilog module module dff8(clk , reset, d, q); 华为笔试试题软件工程试题及答案 1.static有什么用途？（请至少说明两种） 1)在函数体，一个被声明为静态的变量在这一函数被调用过程中维持其值不变。 2) 在模块内（但在函数体外），一个被声明为静态的变量可以被模块内所用函数访问，但不能被模块外其它函数访问。它是一个本地的全局变量。 3) 在模块内，一个被声明为静态的函数只可被这一模块内的其它函数调用。那就是，这个函数被限制在声明它的模块的本地范围内使用 2.引用与指针有什么区别？ 1) 引用必须被初始化，指针不必。 2) 引用初始化以后不能被改变，指针可以改变所指的对象。 3) 不存在指向空值的引用，但是存在指向空值的指针。 3.描述实时系统的基本特性在特定时间内完成特定的任务，实时性与可靠性。 4.全局变量和局部变量在内存中是否有区别？如果有，是什么区别？ 全局变量储存在静态数据库，局部变量在堆栈。 5.什么是平衡二叉树？ 左右子树都是平衡二叉树且左右子树的深度差值的绝对值不大于1。 6.堆栈溢出一般是由什么原因导致的？ 没有回收垃圾资源。 7.什么函数不能声明为虚函数？ constructor函数不能声明为虚函数。 8.冒泡排序算法的时间复杂度是什么？ 时间复杂度是O(n^2)。 9.写出float x 与“零值”比较的if语句。 if(x>0.000001&&x<-0.000001) 10.Internet采用哪种网络协议？该协议的主要层次结构？ Tcp/Ip协议 主要层次结构为：应用层/传输层/网络层/数据链路层/物理层。 11.Internet物理地址和IP地址转换采用什么协议？ ARP (Address Resolution Protocol)（地址解析協議）12.IP地址的编码分为哪俩部分？ IP地址由两部分组成，网络号和主机号。不过是要和“子网掩 2017年数字IC类笔试面试试题 威盛logic design engineer考题 1。一个二路选 择器，构成一个4路选择器，满足真值表要求、 2。已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺 3。一段英文对信号波形的描述，理解后画出波形，并采用verilog 实现。 4。169.6875转化成2进制和16进制 5。阐述中断的概念，有多少种中断，为什么要有中断，举例 6。这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。 不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题 7、解释setup和hold time violation,画图说明,并说明解决办法. 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock 的delay,写出决定最大时钟的因素,同时给出表达式. 18、说说静态、动态时序模拟的优缺点. 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing 22、卡诺图写出逻辑表达使. 23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和 28Please draw the transistor level schematic of a cmos2input AND gate andexplain which input has faster response for output rising edge.(less del aytime). 30、画出CMOS的图,画出tow-to-one mux gate. 45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之. 68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之. 80、 Please draw schematic of a common SRAM cell with6transistors,point o utwhich nodes can store data and which node is word line control?(威盛笔试circuit design)（转） VIA数字IC笔试试题 1。解释setup和hold time violation，画图说明，并说明解决办法。 一、技术问题部分(数据库部分) 1、表空间的管理方式有哪几种？ 数据字典管理方式 本地文件管理方式 2、谈谈你对索引的理解？ 索引是若干数据行的关键字的列表，查询数据时，通过索引中的关键字可以快速定位到要访问的记录所在的数据块，从而大大减少读取数据块的I/O次数，因此可以显著提高性能。 3、说说索引的组成? 索引列、rowid 4、分区表用过么？谈谈分区表的应用？ 分区表在对表的DML的并行处理上有极大得优势，而且可以一部分设为只读，用在销售记录，医院处方等地方！！ 5、你对分区表的理解?怎样截断分区表一个分区的记录? 一个分区表有一个或多个分区，每个分区通过使用范围分区、散列分区、或组合分区分区的行 分区表中的每一个分区为一个段，可各自位于不同的表空间中 对于同时能够使用几个进程进行查询或操作的大型表分区非常有用 alter table table_name truncate partition partition_name; 6、物理文件有哪几种?控制文件包含了什么信息? 1）数据文件2）控制文件3）日志文件 包含维护和验证有选举权据库完整性的必要信息、例如，控制文件用于识别数据文件和重做日志文件，一个有选举权据库至少需要一个控制文件 7、表空间用完了如何增加? 三种种扩展方式： 1 增加数据文件alter tablespace name add datafile …路径? size 4M; 2 扩展数据文件大小alter database datafile …路径? resize 4M; 3 把数据文件设为自动增长 alter database datafile …路径? autoextend on next 1M maxsize 20M; 8、SGA包含几部分? Shared pool(共享池)，DataBase Buffer Cache(数据缓冲区) Redo Log Buffer(重做日志缓冲区), Large Pool,大池，JAVA池。 9、DECODE函数的用法? DECODE的语法：DECODE(value,if1,then1,if2,then2,if3,then3,...,else)，表示如果value等于if1时，DECODE函数的结果返回then1,...,如果不等于任何一个if值，则返回else。初看一下，DECODE 只能做等于测试，但刚才也看到了，我们通过一些函数或计算替代value，是可以使DECODE函数具备大于、小于或等于功能。还可以转化表结构！ 10、DELETE和TRUNCATE的区别? 答：1、TRUNCATE在各种表上无论是大的还是小的都非常快。如果有 2017年数字电路面试题集锦 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。 4、什么是Setup 和Holdup时间？（汉王笔试） 5、setup和holdup时间,区别.（南山之桥） 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知） 7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入 触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子） 9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试） 常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。（飞利浦－大唐笔试） 本题库是华为集团工程师面试 -内部真实评分标准， -内部真实面试案例，后面有工程师考试试卷和答 案。物超所值，学会本文面试通过率提高80% 华为集团面试经验总结: 华为集团是4轮 一面组长，会问到一些这样问题，为什么会离职，为什么来华为集团婚姻状况，与此同时有没有想问面试官的问题。 二面经理，偏向于部门业务服务。有业务上的试卷需要考试。 三面经理，这一轮会谈到一些业务目标和工作中可能出现的一些问题。大概聊一下工作的想 法，部门的价值和目标，对这个岗位的期望等等以及华为集团和行业的情况。聊天的内容与面试者个人有关，可多可少。(二三是交叉面试防止作弊)， 四面职业通道委员会，这一轮的面试非常专业，为技术专家面，目的是定级。确定你面试者的水平大概在什么位置。直接影响后面的收入。各个击中要害。不要想着有简单跳过的部分。在介绍工作内容的过程中，要先介绍自己在组织团队所处的位置，发挥的作用，工作绩效等，条例要清楚。这一轮的面试专业性最强。最后是HR谈薪资的部分，因为行业都有规则，所以时间不会太长。 5面背景调查，主要是面试者在填写简历时提供的名字和联系方式，其中包含领导。HR最后offer。 步骤四、五、六每个一个星期，比如三面完后得到职业通道委员会的面试的通知约一周，四面完后，得到通过与否的消息是一个星期。如果某一步一个星期多没消息，那就是没戏了。 面试的重点分享： 面试的气氛需要注意的： 1面试不能一脸严肃，显得很紧张，要适当微笑。给面试官的印象好。 2面试官提问的问题，不能对抗反驳提问。即使面试官的问题比较苛刻。 细节决定成败，面试如同相亲，面试官会注意到每个细节，身上有没有烟味，头发是不是整齐，说话条例要清晰，一定要集中精神，面试等待的时候也不能看手机。自我介绍的时候要强调身体健康可以加班。可以在最后自己介绍的时候，表示出强烈的来工作，一展抱负的意思。让面试官感受你的积极一面。 面试最重要的3点 1要高度认同面试公司的工作文化和理念。 2要强调自己不断学习。不断成长，能承受压力。 3千万不能说因为自己考试，希望的工作是轻松的，清闲的。 最重要的2点要高度认同面试公司的工作文化和理念。面试前要上公司网站查看下这个公司的文化理念，如果在面试过程把这个点说出来，是要加分非常多的。 收尾阶段 面试官一般会问：“你还有什么问题想问我们?”这个时候千万别不问，有啥没啥的都一定要问两个问题，一个问题可以涉及技术层面，另一个可以涉及应聘职位的发展问题. 前公司的离职原因是必问的问题，不能说前公司太多的不好，可以说因为其他原因， 离职原因：优秀回答： A：原来公司亏损，减员，所以申请离职。 B：原来的公司，更换股东，战略有调整，人员调整。 C 原来的公司，因为搬家，搬家到很远的地方，过去不方便。 D 原来的公司，调整作息时间，周二放假，周日上班。 E 自己想要成长，希望可以更换岗位，挑战新的岗位，新的工作。 自我介绍： 是被面试者在纸面之外最能够呈现能力的一个地方。一般情况下，也是被面试者在整个面试过程中惟一一次主动展示自我的机会 第一，考察自我介绍内容和递交简历内容是否相冲突？如果简历是真实的，口述自我介绍就不会有明显出入。如果简历有假，自我介绍阶段一般就会漏马脚。如被面试者反问：“我的经历在简历里都写了”，面试官会认为这人得瑟，印象分一下子降为负数。 第二，考察被面试者基本的逻辑思维能力、语言表达能力，总结提炼概括能力。 第三，考察被面试者是否聚焦，是否简练和精干，现场的感知能力与把控能力。 第四，考察被面试者初步的自我认知能力和价值取向。因为被面试者要叙述职业切换关键节 模电数电面试笔试题目大全 模拟电路 1、基尔霍夫定理的内容是什么？（仕兰微电子） 2、平板电容公式(C=εS/4πkd)。（未知） 3、最基本的如三极管曲线特性。（未知） 4、描述反馈电路的概念，列举他们的应用。（仕兰微电子） 5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知） 6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子） 7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知） 8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸） 9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺 点，特别是广泛采用差分结构的原因。（未知） 10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知） 11、画差放的两个输入管。（凹凸） 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。（仕兰微电子） 13、用运算放大器组成一个10倍的放大器。（未知） 14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点 的 rise/fall时间。(Infineon笔试试题) 15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当RC< 数字电路公司笔试试题 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和非同步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而非同步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于非同步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模组性、可组合和可复用性--因此近年来对非同步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用非同步电路设计。 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 5、setup和holdup时间,区别.（南山之桥） 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知） 7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以 华为面试笔试题目(附答案) 华为面试/笔试题目（附答案） （1）什么是预编译，何时需要预编译： 答案： １、总是使用不经常改动的大型代码体。 ２、程序由多个模块组成，所有模块都使用一组标准的包含文件和相同的编译选项。在这种情况下，可以将所有包含文件预编译为一个预编译头。 （2）char * const p char const * p const char *p 上述三个有什么区别？ 答案： char * const p; //常量指针，p的值不可以修改 char const * p；//指向常量的指针，指向的常量值不可以改 const char *p； //和char const *p （3）char str1[] = "abc"; char str2[] = "abc"; const char str3[] = "abc"; const char str4[] = "abc"; const char *str5 = "abc"; const char *str6 = "abc"; char *str7 = "abc"; char *str8 = "abc"; cout < < ( str1 == str2 ) < < endl; cout < < ( str3 == str4 ) < < endl; cout < < ( str5 == str6 ) < < endl; cout < < ( str7 == str8 ) < < endl; 结果是：0 0 1 1 str1,str2,str3,str4是数组变量，它们有各自的内存空间；而str5,str6,str7,str8是指针，它们指向相同的常量区域。 （4）以下代码中的两个sizeof用法有问题吗？ [C易] void UpperCase( char str[] ) // 将 str 中的小写字母转换成大写字母 { for( size_t i=0; i 数字电路经典笔试题目汇总
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