应届生找工作+常见电子类硬件笔试题整理大全(含答案)+硬件工程师笔试试题集大全+模拟、数字电子技术

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硬件笔试题

模拟电路

1、基尔霍夫定理的内容是什么?

基尔霍夫定律包括电流定律和电压定律

电流定律:在集总电路中,任何时刻,对任一节点,所有流出节点的支路电流的代数和恒等于零。

电压定律:在集总电路中,任何时刻,沿任一回路,所有支路电压的代数和恒等于零。

2、描述反馈电路的概念,列举他们的应用。

反馈,就是在电子系统中,把输出回路中的电量输入到输入回路中去。

反馈的类型有:电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

负反馈的优点:降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非线性失真,有效地扩展放大器的通频带,自动调节作用。

电压负反馈的特点:电路的输出电压趋向于维持恒定。

电流负反馈的特点:电路的输出电流趋向于维持恒定。

3、有源滤波器和无源滤波器的区别

无源滤波器:这种电路主要有无源组件R、L和C组成

有源滤波器:集成运放和R、C组成,具有不用电感、体积小、重量轻等优点。

集成运放的开环电压增益和输入阻抗均很高,输出电阻小,构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限,所以目前的有源滤波电路的工作频率难以做得很高。

数字电路

1、同步电路和异步电路的区别是什么?

同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其它的触发器的状态变化不与时钟脉冲同步。

2、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?

将两个门电路的输出端并联以实现与逻辑的功能成为线与。

在硬件上,要用OC门来实现,同时在输出端口加一个上拉电阻。由于不用OC门可能使灌电流过大,而烧坏逻辑门。

3、解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA2003.11.06上海笔试试题)

Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time不够,数据同样不能被打入触发器。

建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。

4、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)

在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。

5、名词:SRAM、SSRAM、SDRAM

SRAM:静态RAM

DRAM:动态RAM

SSRAM:Synchronous Static Random Access Memory同步静态随机访问存储器。它的一种类型的SRAM。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同,异步SRAM的访问独立于时钟,数据输入和输出都由地址的变化控制。

SDRAM:Synchronous DRAM同步动态随机存储器

6、FPGA和ASIC的概念,他们的区别。(未知)

答案:FPGA是可编程ASIC。

ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。

7、什么叫做OTP片、掩膜片,两者的区别何在?

OTP means one time program,一次性编程

MTP means multi time program,多次性编程

OTP(One Time Program)是MCU的一种存储器类型

MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。

MASKROM的MCU价格便宜,但程序在出厂时已经固化,适合程序固定不变的应用场合;

FALSHROM的MCU程序可以反复擦写,灵活性很强,但价格较高,适合对价格不敏感的应用场合或做开发用途;OTP ROM的MCU价格介于前两者之间,同时又拥有一次性可编程能力,适合既要求一定灵活性,又要求低成本的应用场合,尤其是功能不断翻新、需要迅速量产的电子产品。

8、单片机上电后没有运转,首先要检查什么?

首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压,看是否是电源电压,例如常用的5V。接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值,看是否正确。

然后再检查晶振是否起振了,一般用示波器来看晶振引脚的波形,注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的IO口电平,按住复位键不放,然后测量IO口(没接外部上拉的P0口除外)的电压,看是否是高电平,如果不是高电平,则多半是因为晶振没有起振。

另外还要注意的地方是,如果使用片内ROM的话(大部分情况下如此,现在已经很少有用外部扩ROM的了),一定要将EA引脚拉高,否则会出现程序乱跑的情况。有时用仿真器可以,而烧入片子不行,往往是因为EA引脚没拉高的缘故(当然,晶振没起振也是原因只一)。经过上面几点的检查,一般即可排除故障了。如果系统不稳定的话,有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话,则需要再接一个更大滤波电容,例如220uF的。遇到系统不稳定时,就可以并上电容试试(越靠近芯片越好)。

数字电路

1、同步电路和异步电路的区别是什么?(仕兰微电子)

2、什么是同步逻辑和异步逻辑?(汉王笔试)

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速,论文发表数以倍增,而Intel Pentium 4处理器设计,也开始采用异步电路设计。

异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,其逻辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑

电路构成的电路,其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。

3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现(漏极或者集电极开路),由于不用oc 门可能使灌电流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。(线或则是下拉电阻)

4、什么是Setup 和Holdup时间?(汉王笔试)

5、setup和holdup时间,区别.(南山之桥)

6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知)

7、解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA 2003.11.06 上海笔试试题)

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time不够,数据同样不能被打入触发器。建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现

metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微电子)

9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)

在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。

10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)

常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VD

为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos.

11、如何解决亚稳态。(飞利浦-大唐笔试)

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

解决方法:

1 降低系统时钟

2 用反应更快的FF

3 引入同步机制,防止亚稳态传播

4 改善时钟质量,用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大。

12、IC设计中同步复位与异步复位的区别。(南山之桥)

同步复位在时钟沿采复位信号,完成复位动作。异步复位不管时钟,只要复位信号满足条件,就完成复位动作。异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。

13、MOORE 与MEELEY状态机的特征。(南山之桥)

Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这

14、多时域设计中,如何处理信号跨时域。(南山之桥)

不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等。

跨时域的信号要经过同步器同步,防止亚稳态传播。例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2。这个同步器就是两级d触发器,其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的。这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号,或地址。当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法。如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题。

15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。(飞利浦-大唐笔试)

Delay < period - setup – hold

16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华为)

T3setup>T+T2max,T3hold>T1min+T2min

17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素,同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)

T+Tclkdealy>Tsetup+Tco+Tdelay;

Thold>Tclkdelay+Tco+Tdelay;

18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径。因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题;

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA2003.11.06 上海笔试试题)

关键:将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改。

20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径。(未知)

21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等。(未知)

22、卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

卡诺图化简:一般是四输入,记住00 01 11 10顺序,

0 1 3 2

4 5 7 6

12 13 15 14

8 9 11 10

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题circuit design-beijing-03.11.09)

25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)

和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等

27、用mos管搭出一个二输入与非门。(扬智电子笔试)

28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。(威盛笔试题circuit design-beijing-03.11.09)

29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路。(Infineon笔试)

30、画出CMOS的图,画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)

31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)

input a,b;

output c;

assign c=a?(~b):(b);

32、画出Y=A*B+C的cmos电路图。(科广试题)

33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)

34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。(仕兰微电子)

以上均为画COMS电路图,实现一给定的逻辑表达式,。

35、利用4选1实现F(x,y,z)=xz+yz'。(未知)

x,y作为4选1的数据选择输入,四个数据输入端分别是z或者z的反相,0,1

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现

(实际上就是化化成最小项之和的形式后根据~(~(A*B)*(~(C*D)))=AB+CD

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。(Infineon笔试)

思路:得出逻辑表达式,然后根据输入计算输出

38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)

39、用与非门等设计全加法器。(华为)

40、给出两个门电路让你分析异同。(华为)

41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)

写逻辑表达式,然后化简

42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0

多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。(未知)

写逻辑表达式,然后化简

43、用波形表示D触发器的功能。(扬智电子笔试)

easy

44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)

45、用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)

46、画出DFF的结构图,用verilog实现之。(威盛)

47、画出一种CMOS的D锁存器的电路图和版图。(未知)

48、D触发器和D锁存器的区别。(新太硬件面试)

49、简述latch和filp-flop的异同。(未知)

50、LATCH和DFF的概念和区别。(未知)

51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。(南山之桥)

latch是电平触发,register是边沿触发,register在同一时钟边沿触发下动作,符合同步电路的设计思想,而latch则属于异步电路设计,往往会导致时序分析困难,不适当的应用latch则会大量浪费芯片资源。

52、用D触发器做个二分频的电路.又问什么是状态图。(华为)

53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)

54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)

直接D触发器Q反相输出接到数据输入

55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频?

4

56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage.

57、用D触发器做个4进制的计数。(华为)

58、实现N位Johnson Counter,N=5。(南山之桥)

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?(仕兰微电子)

60、数字电路设计当然必问Verilog/VHDL,如设计计数器。(未知)

61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥)

非阻塞赋值:块内的赋值语句同时赋值,一般用在时序电路描述中

阻塞赋值:完成该赋值语句后才能做下一句的操作,一般用在组合逻辑描述中

62、写异步D触发器的verilog module。(扬智电子笔试)

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

63、用D触发器实现2倍分频的Verilog描述?(汉王笔试)

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

reg out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0;

else

out <= in;

assign in = ~out;

assign clk_o = out;

endmodule

64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你所知道的可编程逻辑器

件有哪些?b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。(汉王笔试)

PAL,GAL,PLD,CPLD,FPGA。

module dff8(clk , reset, d, q);

input clk;

input reset;

input[7:0] d;

output[7:0] q;

reg[7:0] q;

always @ (posedge clk or posedge reset)//异步复位,高电平有效

if(reset)

q <= 0;

else

q <= d;

endmodule

65、请用HDL描述四位的全加法器、5分频电路。(仕兰微电子)

66、用VERILOG或VHDL写一段代码,实现10进制计数器。(未知)

67、用VERILOG或VHDL写一段代码,实现消除一个glitch。(未知)

68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解

的)。(威盛VIA 2003.11.06 上海笔试试题)

69、描述一个交通信号灯的设计。(仕兰微电子)

70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱。(扬智电子笔试)

71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱

数。(1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求。(未知)

72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:(1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求;(3)设计工程中可使用的工具及设计大致过程。(未知)

73、画出可以检测10010串的状态图,并verilog实现之。(威盛)

74、用FSM实现101101的序列检测模块。(南山之桥)

a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。

例如a:0001100110110100100110

b:0000000000100100000000

请画出state machine;请用RTL描述其state machine。(未知)

75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写)。(飞利浦-大唐笔试)

76、用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)

reg[N-1:0] memory[0:M-1]; 定义FIFO为N位字长容量M八个always模块实现,两个用于读写FIFO,两个用于产生头地址head和尾地址tail,一个产生counter计数,剩下三个根据counter的值产生空,满,半满信号产生空,满,半满信号

77、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx,其中,x为4位二进制整数输入信号。y为二进制小数输出,要求保留两位小数。电源电压为3~5v假设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程。(仕兰微电子)

78、sram,flash memory,及dram的区别?(新太硬件面试)

sram:静态随机存储器,存取速度快,但容量小,掉电后数据会丢失,不像DRAM 需要不停的REFRESH,制造成本较高,通常用来作为快取(CACHE) 记忆体使用

flash:闪存,存取速度慢,容量大,掉电后数据不会丢失

dram:动态随机存储器,必须不断的重新的加强(REFRESHED) 电位差量,否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜,但访问速度较慢,耗电量较大,常用作计算机的内存使用。79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9

-14b),问你有什么办法提高refresh time,总共有5个问题,记不起来了。(降低温度,增大电容存储容量)(Infineon 笔试)

80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛笔试题circuit design-beijing-03.11.09)

81、名词:sram,ssram,sdram

名词IRQ,BIOS,USB,VHDL,SDR

IRQ: Interrupt ReQuest

BIOS: Basic Input Output System

USB: Universal Serial Bus

VHDL: VHIC Hardware Description Language

SDR: Single Data Rate

压控振荡器的英文缩写(VCO)。

动态随机存储器的英文缩写(DRAM)。

名词解释,比如PCI、ECC、DDR、interrupt、pipeline、

IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器),FIR IIR DFT(离散

傅立叶变换)或者是中文的,比如:a.量化误差 b.直方图c.白平衡

PCI:Peripheral Component Interconnect(PCI),

DDR:DoubleDataRate

ECC:Error Checking and Correcting

请画出用D 触发器实现2 倍分频的逻辑电路?

答:把D 触发器的输出端加非门接到D 端即可,如下图所示:

(6) 请画出微机接口电路中,典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、锁存器/缓冲器)。

答:典型输入设备与微机接口的逻辑示意图如下:

2、可编程逻辑器件在现代电子设计中越来越重要,请问:

(1) 你所知道的可编程逻辑器件有哪些?

答:ROM(只读存储器)、PLA(可编程逻辑阵列)、FPLA(现场可编程逻辑阵列)、PAL(可编程阵列逻辑)、GAL(通用阵列逻辑),EPLD(可擦除的可编程逻辑器件)、FPGA(现场可编程门阵列)、CPLD(复杂可编程逻辑器件)等,其中ROM、FPLA、PAL、GAL、EPLD 是出现较早的可编程逻辑器件,而FPGA 和CPLD 是当今最流行的两类可编程逻辑器件。FPGA 是基于查找表结构的,而CPLD 是基于乘积项结构的。

(2) 试用VHDL 或VERILOG、ABLE 描述8 位D 触发器逻辑。

答:由于涉及硬件描述语言,本人对这方面一窍不通,很抱歉不能给出参考答案,希望高手跟帖!

3、设想你将设计完成一个电子电路方案,请简述用EDA 软件(如PROTEL)进行设计(包括原理图和PCB 图)到调试出样机的整个过程。在各环节应注意哪些问题?

答:完成一个电子电路设计方案的整个过程大致可分为以下几个步骤:(1) 原理图设计;(2) PCB 设计;(3) 投板;(4) 元器件焊接;(5) 模块化调试;(6) 整机调试。各环节注意问题如下:

(1) 原理图设计阶段

注意适当加入旁路电容与去耦电容;注意适当加入测试点和0 欧电阻以方便调试时测试用;注意适当加入0 欧电阻、电感和磁珠以实现抗干扰和阻抗匹配;

(2) PCB 设计阶段

自己设计的元器件封装要特别注意以防止板打出来后元器件无法焊接;FM 部分走线要尽量短而粗,电源和地线也要尽可能粗;旁路电容、晶振要尽量靠近芯片对应管脚;注意美观与使用方便;

(3) 投板

说明自己需要的工艺以及对制板的要求;

(4) 元器件焊接

防止出现芯片焊错位置,管脚不对应; 防止出现虚焊、漏焊、搭焊等;

(5) 模块化调试

先调试电源模块,然后调试控制模块,然后再调试其它模块;上电时动作要迅速,发现不会出现短路时在彻底接通电源;调试一个模块时适当隔离其它模块;各模块的技术指标一定要大于客户的要求;

(6) 整机调试

由于整机调试时仍然会出现很多问题,而且这些问题往往更难解决,如提高灵敏度等,这时一定不要手忙脚乱,要多向高手请教!

1、基尔霍夫定理的内容是什么?

答:(精简版)基尔霍夫定律包括电流定律和电压定律。电流定律:在集总电路中,任何时刻,对任一节点,所有流出节点的支路电流的代数和恒等于零;电压定律:在集总电路中,任何时刻,沿任一回路,所有支路电压的代数和恒等于零。

(详细版)在集总参数电路中,电流、电压要受到两种约束,因为电路元件之间的互连必然迫使诸元件中的电流之间和诸元件上的电压之间有联系或者说约束,体现这种约束的是基尔霍夫定律。

(1) 基尔霍夫第一定律

第一定律又称基尔霍夫电流定律,简记为KCL,是电流的连续性在集总参数电路上的体现,其物理背景是电荷守恒公理。

KCL 的第一种陈述:对于任一集总电路中的任一节点,在任一时刻,流出(或流进)该节点的所有支路电流的代数和为零。

KCL 的第二种陈述:对于任一集总电路中的任一闭合面,在任一时刻,通过该闭合面的所有支路电流的代数和等于零。

(2) 基尔霍夫第二定律

第二定律又称基尔霍夫电压定律,简记为KVL,是电场为位场时电位的单值性在集总参数电路上的体现,其物理背景是能量守恒公理。KVL 可表述为对于任一集总电路中的任一回路,在任一时刻,沿着该回路的所有支路电压降的代数和为零。

8、平板电容器的公式。

答:平板电容器的电容公式如下:

式中E为介电常数,k 为静电力常量,S 为上下金属板的正对面积,d 为上下金属板之间的距离。

9、最基本的三极管曲线特性。

答:三极管的曲线特性即指三极管的伏安特性曲线,包括输入特性曲线和输出特性曲线。输入特性是指三极管输入回路中,加在基极和发射极的电压与由它所产生的基极电流之间的关系。输出特性通常是指在一定的基极电流控制下,三极管的集电极与发射极之间的电压同集电极电流的关系。下图中图(1)给出了三极管的典型输入特性曲线,图(2)给出了三极管的典型输入特性曲线。图(3)给出了其直流负载线、交流负载线和功耗线。

图(1) 典型输入特性曲线

图(2) 典型输出特性曲线

图(3) 直、交流负载线,功耗线

1、放大电路中频率补偿的目的是什么,有哪些方法?

答:放大电路中频率补偿的目的有二:一是改善放大电路的高频特性,而是克服由于引入负反馈而可能出现自激振荡现象,使放大器能够稳定工作。在放大电路中,由于晶体管结电容的存在常常会使放大电路频率响应的高频段不理想,为了解决这一问题,常用的方法就是在电路中引入负反馈。然后,负反馈的引入又引入了新的问题,那就是负反馈电路会出现自激振荡现象,所以为了使放大电路能够正常稳定工作,必须对放大电路进行频率补偿。频率补偿的方法可以分为超前补偿和滞后补偿,主要是通过接入一些阻容元件来改变放大电路的开环增益在高频段的相频特性,目前使用最多的就是锁相环。

2、什么是频率响应,怎么才算是稳定的频率响应,简述改变频率响应曲线的几个方法。

答:这里仅对放大电路的频率响应进行说明。在放大电路中,由于电抗元件(如电容、电感线圈等)及晶体管极间电容的存在,当输入信号的频率过低或过高时,放大电路的放大倍数的数值均会降低,而且还将产生相位超前或之后现象。也就是说,放大电路的放大倍数(或者称为增益)和输入信号频率是一种函数关系,我们就把这种函数关系成为放大电路的频率响应或频率特性。放大电路的频率响应可以用幅频特性曲线和相频特性曲线来描述,如果一个放大电路的幅频特性曲线是一条平行于x 轴的直线(或在关心的频率范围内平行于x 轴),而相频特性曲线是一条通过原点的直线(或在关心的频率范围是条通过原点的直线),那么该频率响应就是稳定的。改变频率响应的方法主要有:(1) 改变放大电路的元器件参数;(2) 引入新的元器件来改善现有放大电路的频率响应;(3) 在原有放大电路上串联新的放大电路构成多级放大电路。

3、给出一个差分运放,如何进行相位补偿,并画补偿后的波特图。

答:随着工作频率的升高,放大器会产生附加相移,可能使负反馈变成正反馈而引起自激。进行相位补偿可以消除高频自激。相位补偿的原理是:在具有高放大倍数的中间级,利用一小电容C(几十~几百微微法)构成电压并联负反馈

电路。可以使用电容校正、RC 校正分别对相频特性和幅频特性进行修改。

波特图就是在画放大电路的频率特性曲线时使用对数坐标。波特图由对数幅频特性和对数相频特性两部分组成,它们的横轴采用对数刻度lgf,幅频特性的纵轴采用lg|Au|表示,单位为dB;相频特性的纵轴仍用@表示。下图给出了高

通和低通电路的波特图:

4、基本放大电路的种类及优缺点,广泛采用差分结构的原因。

答:基本放大电路按其接法的不同可以分为共发射极放大电路、共基极放大电路和共集电极放大电路,简称共基、共射、共集放大电路。共射放大电路既能放大电流又能放大电压,输入电阻在三种电路中居中,输出电阻较大,频带较窄。常做为低频电压放大电路的单元电路。共基放大电路只能放大电压不能放大电流,输入电阻小,电压放大倍数和输出电阻与共射放大电路相当,频率特性是三种接法中最好的电路。常用于宽频带放大电路。共集放大电路只能放大电流不能放大电压,是三种接法中输入电阻最大、输出电阻最小的电路,并具有电压跟随的特点。常用于电压放大电路的输入级和输出级,在功率放大电路中也常采用射极输出的形式。广泛采用差分结构的原因是差分结构可以抑制温度漂移现象。

5、给出一差分电路,已知其输出电压Y+和Y-,求共模分量和差模分量。

答:设共模分量是Yc,差模分量是Yd,则可知其输出为Y+=Yc+Yd

Y-=Yc-Yd

可知

Yc=(Y+ + Y-)/2

Yd=(Y+ - Y-)/2

6、画出一个晶体管级的运放电路。

答:下图(a)给出了单极性集成运放C14573 的电路原理图,图(b)为其放大电路部分:

图(a) C14573 电路原理图

图(b) C14573 的放大电路部分

图(a)中T1、T2 和T7 管构成多路电流源,为放大电路提供静态偏置电流,把偏置电路简化后,就可得到图(b)所示的放大电路部分。第一级是以P 沟道管T3 和T4 为放大管、以N 沟道管T5 和T6 管构成的电流源为有源负载,采用共源形式的双端输入、单端输出差分放大电路。由于第二级电路从T8 的栅极输入,其输入电阻非常大,所以使第一级具有很强的电压放大能力。第二级是共源放大电路,以N 沟道管T8 为放大管,漏极带有源负载,因此也具有很强的电压放大能力。但其输出电阻很大,因而带负载能力较差。电容 C 起相位补偿作用。

7、电阻R 和电容C 串联,输入电压为R 和C 之间的电压,输出电压分别为C上电压和R 上电压,求这两种电路输出电压的频谱,判断这两种电路何为高通滤波器,何为低通滤波器。当RC<

的输出波形图。

答:当输出电压为 C 上电压时:电路的频率响应为:

从电路的频率响应不难看出输出电压加在 C 上的为低通滤波器,输出电压加在R 上的为高通滤波器。RC<

8、选择电阻时要考虑什么?

答:主要考虑电阻的封装、功率、精度、阻值和耐压值等。

1、在CMOS 电路中,要有一个单管作为开关管精确传递模拟低电平,这个单管你会用P 管还是N 管,为什么?

答:用N 管。N 管传递低电平,P 管传递高电平。N 管的阈值电压为正,P 管的阈值电压为负。在N 管栅极加VDD,在漏极加VDD,那么源级的输出电压范围为0 到VDD-Vth,因为N 管的导通条件是Vgs>Vth,当输出到达VDD-Vth 时管子已经关断了。所以当栅压为VDD 时,源级的最高输出电压只能为VDD-Vth。这叫阈值损失。N 管的输出要比栅压损失一个阈值电压。因此不宜用N 管传输高电平。P 管的输出也会比栅压损失一个阈值。同理栅压为0 时,P 管源级的输出电压范围为VDD 到|Vth|,因此不宜用P 管传递低电平。

2、画电流偏置的产生电路,并解释。

答:基本的偏置电流产生电路包括镜像电流源、比例电流源和微电流源三种。

下面以镜像电流源电路为例进行说明:

4、画出施密特电路,求回差电压。

答:下图是用CMOS 反相器构成的施密特电路:

因此回差电压为:

5、LC 正弦波振荡器有哪几种三点式振荡电路,分别画出其原理图。

答:主要有两种基本类型:电容三点式电路和电感三点式电路。下图中(a) 和(b)分别给出了其原理电路及其等效电路。

(a) 电容三点式振荡电路

(b) 电感三点式振荡电路

6、DAC 和ADC 的实现各有哪些方法?

答:实现DAC 转换的方法有:权电阻网络D/A 转换,倒梯形网络D/A 转换,权电流网络D/A 转换、权电容网络D/A 转换以及开关树形D/A 转换等。

实现ADC 转换的方法有:并联比较型A/D 转换,反馈比较型A/D 转换,双积分型A/D 转换和V-F 变换型A/D 转换。

7、A/D 电路组成、工作原理。

A/D 电路由取样、量化和编码三部分组成,由于模拟信号在时间上是连续信号而数字信号在时间上是离散信号,因此A/D 转换的第一步就是要按照奈奎斯特采样定律对模拟信号进行采样。又由于数字信号在数值上也是不连续的,也就是说数字信号的取值只有有限个数值,因此需要对采样后的数据尽量量化,使其量化到有效电平上,编码就是对量化后的数值进行多进制到二进制二进制的转换。

8、为什么一个标准的倒相器中P 管的宽长比要比N 管的宽长比大?

答:和载流子有关,P 管是空穴导电,N 管电子导电,电子的迁移率大于空穴,同样的电场下,N 管的电流大于P 管,因此要增大P 管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

9、锁相环有哪几部分组成?

锁相环路是一种反馈控制电路,简称锁相环(PLL)。锁相环的特点是:利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中,当输出信号的频率与输入信号的频率相等时,输出电压与输入电压保持固定的相位差值,即输出电压与输入电压的相位被锁住,这就是锁相环名称的由来。

锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成。锁相环中的鉴相器又称为相位比较器,它的作用是检测输入信号和输出信号的相位差,并将检测出的相位差信号转换成电压信号输出,该信号经低通滤波器滤波后形成压控振荡器的控制电压,对振荡器输出信号的频率实施控制。

1、用逻辑门和COMS 电路实现AB+CD。

答:这里使用与非门实现:

(a) 用逻辑门实现

(b) 用CMOS 电路组成的与非门

图(a)给出了用与非门实现AB+CD,图(b)给出了用CMOS电路组成的与非门,将图(b)代入图(a)即可得到用CMOS 电路实现AB+CD 的电路。

2、用一个二选一mux 和一个inv 实现异或。

答:假设输入信号为A、B,输出信号为Y=A’B+AB’。则用一个二选一mux 和一个inv 实现异或的电路如下图所示:

3、给了reg 的Setup 和Hold 时间,求中间组合逻辑的Delay 范围。

4、如何解决亚稳态?

答:亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在亚稳态期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法主要有:(1) 降低系统时钟;(2) 用反应更快的FF;(3) 引入同步机制,防止亚稳态传播;(4) 改善时钟质量,用边沿变化快速的时钟信号;(5) 使用工艺好、时钟周期裕量大的器件。

1、集成电路前端设计流程,写出相关的工具。

答:首先给大家介绍下集成电路前端设计和后端设计的概念。集成电路的前端设计主要是指设计IC 过程的逻辑设计、

功能仿真,而后端设计则是指设计IC 过程中的版图设计、制板流片。前端设计主要负责逻辑实现,通常是使用verilog/VHDL 之类语言,进行行为级的描述。而后端设计,主要负责将前端的设计变成真正的schematic&layout,流片,量产。

集成电路前端设计流程可以分为以下几个步骤:(1) 设计说明书;(2) 行为级描述及仿真;(3) RTL 级描述及仿真;(4) 前端功能仿真。

硬件语言输入工具有SUMMIT ,VISUALHDL,MENTOR 和RENIOR 等;图形输入工具有: Composer(cadence),Viewlogic (viewdraw)等;

数字电路仿真工具有:

Verolog:CADENCE、Verolig-XL、SYNOPSYS、VCS、MENTOR、Modle-sim

VHDL:CADENCE、NC-vhdl、SYNOPSYS、VSS、MENTOR、Modle-sim

模拟电路仿真工具:ANTI HSpice pspice,spectre micro microwave,eesoft

2、名词解释:IRQ、BIOS、USB、VHDL、SDR。

(1) IRQ:中断请求。

(2) BIOS:BIOS 是英文"Basic Input Output System"的缩略语,直译过来后中文名称就是"基本输入输出系统"。其实,它是一组固化到计算机内主板上一个ROM 芯片上的程序,它保存着计算机最重要的基本输入输出的程序、系统设置信息、开机后自检程序和系统自启动程序。其主要功能是为计算机提供最底层的、最直接的硬件设置和控制。

(3) USB:USB,是英文Universal Serial BUS(通用串行总线)的缩写,而其中文简称为“通串线,是一个外部总线标准,用于规范电脑与外部设备的连接和通讯。

(4) VHDL:VHDL 的英文全写是:VHSIC(Very High Speed Integrated Circuit)Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。主要用于描述数字系统的结构、行为、功能和接口。

(5) SDR:软件无线电,一种无线电广播通信技术,它基于软件定义的无线通信协议而非通过硬连线实现。换言之,频带、空中接口协议和功能可通过软件下载和更新来升级,而不用完全更换硬件。SDR 针对构建多模式、多频和多功能无线通信设备的问题提供有效而安全的解决方案。

3、用波形表示D 触发器的功能。

以电平触发为例进行说明,D 触发器的功能描述如下:当时钟信号为低电平时,触发器不工作,处于维持状态。当时钟信号为高电平时,D 触发器的功能为:若D=0,则触发器次态为0;若D=1,则触发器次态为1。下图以波形形式来描述D 触发器的功能:

4、用传输门和倒向器搭一个边沿触发器。

用传输门和倒向器组成的边沿 D 触发器如下图:

5、画状态机,接受1、2、5 分钱的卖报机,每份报纸5 分钱。

答:取投币信号为输入逻辑变量,投入一枚5 分硬币是用A=1 表示,未投入时用A=0 表示;投入一枚2 分硬币是用B=1 表示,未投入时用B=0 表示;投入一枚1 分硬币是用C=1 表示,未投入时用C=0 表示。由于每次最多只能投入一枚硬币,因此除了ABC=000、ABC=001、ABC=010 和ABC=100 四种状态为合法状态,其它四种状态为非法状态。假设投入3 个2 分硬币或者投入4 个1 分硬币和1 个2 分硬币后,卖报机在给出报纸的同时会找会1 个1 分硬币。这是输出变量有两个,分别用Y 和Z 表示。给出报纸时Y=1,不给时Y=0;找回1 个1 分硬币时Z=1,不找时Z=0。同时假定未投币时卖报机的初始状态为S0,从开始到当前时刻共投入的硬币面值为1 分记为S1,为2 分时记为S2,为3 分记为S3,为4 分时记为S4。

由上面的分析可以画出该状态机的状态转换表,如下表所示(方便起见,这里给出输入变量为非法状态时的转换表):

1、用与非门等设计全加法器。

答:设加数为A和B,低位进位为C,和为Sum,进位位为Cout,则用与非门设计的全加器如下图:

硬件工程师面试题集(含答案-很全)

硬件工程师面试题集 (DSP,嵌入式系统,电子线路,通讯,微电子,半导体) 1、下面是一些基本的数字电路知识问题,请简要回答之。 (1) 什么是Setup和Hold 时间? 答:Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前,数据能够保持稳定不变的时间。输入数据信号应提前时钟上升沿(如上升沿有效)T 时间到达芯片,这个T就是建立时间通常所说的SetupTime。如不满足Setup Time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿到来时,数据才能被打入触发器。保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后,数据保持稳定不变的时间。如果Hold Time 不够,数据同样不能被打入触发器。 (2) 什么是竞争与冒险现象?怎样判断?如何消除? 答:在组合逻辑电路中,由于门电路的输入信号经过的通路不尽相同,所产生的延时也就会不同,从而导致到达该门的时间不一致,我们把这种现象叫做竞争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。 (3) 请画出用D 触发器实现2 倍分频的逻辑电路 答:把D 触发器的输出端加非门接到D 端即可,如下图所示: (4) 什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求? 答:线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上,要用OC 门来实现(漏极或者集电极开路),为了防止因灌电流过大而烧坏OC 门,应在OC 门输出端接一上拉电阻(线或则是下拉电阻)。 (5) 什么是同步逻辑和异步逻辑?同步电路与异步电路有何区别? 答:同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步。异步电路具有下列优点:无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性。 (7) 你知道那些常用逻辑电平?TTL 与COMS 电平可以直接互连吗? 答:常用的电平标准,低速的有RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等,高速的有LVDS、GTL、PGTL、CML、HSTL、SSTL 等。 一般说来,CMOS 电平比TTL 电平有着更高的噪声容限。如果不考虑速度和性能,一般TTL 与CMOS 器件可以互换。但是需要注意有时候负载效应可能引起电路工作不正常,因为有些TTL 电路需要下一级的输入阻抗作为负载才能正常工作。 (6) 请画出微机接口电路中,典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、锁存器/缓冲器)

硬件工程师笔试题硬件工程师笔试题

硬件工程师面试试题 模拟电路 1、基尔霍夫定理的内容是什么?(仕兰微电子) 2、平板电容公式(C=εS/4πkd)。(未知) 3、最基本的如三极管曲线特性。(未知) 4、描述反馈电路的概念,列举他们的应用。(仕兰微电子) 5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反馈的优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非线性失真,有效地扩展放大器的通频带,自动调节作用)(未知) 6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电子) 7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。(未知) 8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。(凹凸) 9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺点,特别是广泛采用差分结构的原因。(未知) 10、给出一差分电路,告诉其输出电压Y+和Y-,求共模分量和差模分量。(未知) 11、画差放的两个输入管。(凹凸) 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。(仕兰微电子) 13、用运算放大器组成一个10倍的放大器。(未知) 14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点的 rise/fall时间。(Infineon笔试试题) 15、电阻R和电容C串联,输入电压为R和C之间的电压,输出电压分别为C 上电压和R上电压,要求制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤波器。当RC<

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硬件工程师面试题集 (DSP,嵌入式系统,电子线路,通讯,微电子,半导体) ---ReaLYamede 1下面是一些基本的数字电路知识问题,请简要回答之。 ⑴什么是SetUP和HOld时间? 答:SetUP/Hold Time用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(SetUP Time)是指触发器的时钟信号上升沿到来以前,数据能够保持稳定不变的时间。输入数据信 号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间通常所说的SetUPTime。如不满足SetUP Time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿到来时,数据才能被打入触发器。保持时间(Hold Time)是指触发器的时钟信号 上升沿到来以后,数据保持稳定不变的时间。如果Hold Time不够,数据同样不能被打入 触发器。 (2) 什么是竞争与冒险现象?怎样判断?如何消除? 答:在组合逻辑电路中,由于门电路的输入信号经过的通路不尽相同,所产生的延时也就会 不同,从而导致到达该门的时间不一致,我们把这种现象叫做竞争。由于竞争而在电路输出 端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒 险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。 (3) 请画出用D触发器实现2倍分频的逻辑电路 答:把D触发器的输出端加非门接到D端即可,如下图所示: OIJTPUT CLK (4) 什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求? 答:线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上,要用OC门来实现(漏极或者集电极开路),为了防止因灌电流过大而烧坏OC门,应在OC门输出端接一上拉电阻(线或则是下拉电阻)。 (5) 什么是同步逻辑和异步逻辑?同步电路与异步电路有何区别? 答:同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路设计。同步电路利用时钟脉冲使其子系统同步运 作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号 使之同步。异步电路具有下列优点:无时钟歪斜问题、低电源消耗、平均效能而非最差效 能、模块性、可组合和可复用性。 ⑺你知道那些常用逻辑电平?TTL与CoMS电平可以直接互连吗? 答:常用的电平标准,低速的有RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等,高速的有LVDS、GTL、PGTL> CML、HSTL、SSTL 等。 一般说来,CMOS电平比TTL电平有着更高的噪声容限。如果不考虑速度和性能,一般TTL与CMOS器件可以互换。但是需要注意有时候负载效应可能引起电路工作不正常,因为有些

常见硬件工程师笔试题标准答案

硬件工程师笔试题 一、电路分析: 1、竞争与冒险 在组合逻辑中,在输入端的不同通道数字信号中经过了不同的延时,导致到达该门的时间不一致叫竞争。因此在输出端可能产生短时脉冲(尖峰脉冲)的现象叫冒险。 常用的消除竞争冒险的方法有:输入端加滤波电容、选通脉冲、修改逻辑设计等。 2、同步与异步 同步逻辑就是时钟之间有固定的因果关系。异步逻辑就是各时钟之间没有固定的因果关系。同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,只有这些触发器的状态变化与时钟脉冲同步,而其它的触发器的状态变化不与时钟脉冲同步。 异步电路不使用时钟脉冲做同步,其子系统就是使用特殊的“开始”与“完成”信号使之同步 同步就就是双方有一个共同的时钟,当发送时,接收方同时准备接收。异步双方不需要共同的时钟,也就就是接收方不知道发送方什么时候发送,所以在发送的信息中就要有提示接收方开始接收的信息,如开始位,结束时有停止位 3、仿真软件:Proteus 4、Setup 与Hold time Setup/hold time 就是测试芯片对输入信号与时钟信号之间的时间要求。建立时间就是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就就是建立时间-Setup time、如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。保持时间就是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time不够,数据同样不能被打入触发器。 5、IC设计中同步复位与异步复位的区别 同步复位在时钟沿采集复位信号,完成复位动作。异步复位不管时钟,只要复位信号满足条件,就完成复位动作。异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。 6、常用的电平标准 TTL: transistor-transistor logic gate晶体管-晶体管逻辑门 CMOS:Complementary Metal Oxide Semiconductor互补金属氧化物半导体 LVTTL(Low Voltage TTL)、LVCMOS(Low Voltage CMOS):3、3V、2、5V RS232、RS485 7、TTL电平与CMOS电平

硬件工程师笔试题附答案

一、填空题(每题5分,8题,共40分) 1.二极管的导通电压一般是0.7V 。 2.MOS管根据掺杂类型可以分为NMOS 、PMOS 。 3.晶体三极管在工作时,发射结和集电结均处于正向偏置,该晶体管工作在饱和状态。 4.二进制数(11010010)2转换成十六进制数是D2 。 5.贴片电阻上的103代表10k。 6.输出使用OC门或OD门实现线与功能。 7.假设A传输线的特征阻抗是70欧姆,B传输线的特征阻抗是30欧姆,A传输线与B传输线相 连,那么它们之间的反射系数是0.4。(-0.4也可以是正确答案) 8.假设模拟信号的输入带宽是10Hz~1MHz,对信号进行无失真采样的最低频率是 2MHz 。 二、问答题(每题10分,6题,共60分) 1.单片机上电后没有运转,首先要检查什么?(10分) 答案:第一步,测量电源电压是否正常;第二步,测量复位引脚是否正常;第三步,测量外部晶振是否起振。2.请分别画出BUCK和BOOST电路的原理框图。(10分) BUCK电路: BOOST电路: 3.请画出SAR型(逐次逼近型)ADC的原理框图,或者描述SAR型ADC的工作原理。(10 分)

SAR型ADC包括采样保持电路(S/H)、比较器(COMP ARE)、数/模转换器(DAC)、逐次逼近寄存器(SAR REGISTER) 和逻辑控制单元(SAR L OGIC)。模拟输入电压VIN由采样保持电路采样并保持,为实现二进制搜索算法,首先由SAR L OGIC 控制N位寄存器设置在中间刻度,即令最高有效位MSB为“1”电平而其余位均为“0”电平,此时数字模拟转换器DAC输出电压VDAC为0.5VREF,其中VREF为提供给ADC的基准电压。由比较器对VIN和VDAC进行比较,若VIN>VDAC ,则比较器输出“1”电平,N位寄存器的MSB保持“1”电平;反之,若VN

硬件工程师经典面试100 题

硬件经典面试100 题(附参考答案) 1、请列举您知道的电阻、电容、电感品牌(最好包括国内、国外品牌)。 电阻: 美国:AVX、VISHAY 威世 日本:KOA 兴亚、Kyocera 京瓷、muRata 村田、Panasonic 松下、ROHM 罗姆、susumu、TDK 台湾: LIZ 丽智、PHYCOM 飞元、RALEC 旺诠、ROYALOHM 厚生、SUPEROHM 美隆、TA-I 大毅、TMTEC 泰铭、TOKEN 德键、TYOHM 幸亚、UniOhm 厚声、VITROHM、VIKING 光颉、WALSIN 华新科、YAGEO 国巨 新加坡:ASJ 中国:FH 风华、捷比信 电容: 美国:AVX、KEMET 基美、Skywell 泽天、VISHAY 威世 英国:NOVER 诺华德国:EPCOS、WIMA 威马丹麦:JENSEN 战神 日本:ELNA 伊娜、FUJITSU 富士通、HITACHI 日立、KOA 兴亚、Kyocera 京瓷、Matsushita 松下、muRata 村田、NEC、 nichicon(蓝宝石)尼吉康、Nippon Chemi-Con(黑金刚、嘉美工)日本化工、Panasonic 松下、Raycon 威康、Rubycon(红 宝石)、SANYO 三洋、TAIYO YUDEN 太诱、TDK、TK 东信 韩国: SAMSUNG 三星、SAMWHA 三和、SAMYOUNG 三莹 台湾:CAPSUN、CAPXON(丰宾)凯普松、Chocon、Choyo、ELITE 金山、EVERCON、EYANG 宇阳、GEMCON 至美、 GSC 杰商、G-Luxon 世昕、HEC 禾伸堂、HERMEI 合美电机、JACKCON 融欣、JPCON 正邦、LELON 立隆、LTEC 辉城、 OST 奥斯特、SACON 士康、SUSCON 冠佐、TAICON 台康、TEAPO 智宝、WALSIN 华新科、YAGEO 国巨 香港:FUJICON 富之光、SAMXON 万裕中国:AiSHi 艾华科技、Chang 常州华威电子、FCON 深圳金富康、FH 广东 风华、HEC 东阳光、JIANGHAI 南通江海、JICON 吉光电子、LM 佛山利明、R.M 佛山三水日明电子、Rukycon 海丰三力、 Sancon 海门三鑫、SEACON 深圳鑫龙茂电子、SHENGDA 扬州升达、TAI-TECH 台庆、TF 南通同飞、TEAMYOUNG 天 扬、QIFA 奇发电子 电感: 美国:AEM、AVX、Coilcraft 线艺、Pulse 普思、VISHAY 威世 德国:EPCOS、WE 日本:KOA 兴亚、muRata 村田、Panasonic 松下、sumida 胜美达、TAIYO YUDEN 太诱、TDK、TOKO、TOREX 特瑞仕 台湾:CHILISIN 奇力新、https://www.360docs.net/doc/a314214758.html,yers 美磊、TAI-TECH 台庆、TOKEN 德键、VIKING 光颉、WALSIN 华新科、YAGEO 国 巨 中国:Gausstek 丰晶、GLE 格莱尔、FH 风华、CODACA 科达嘉、Sunlord 顺络、紫泰荆、肇庆英达

常见硬件工程师笔试题(标准答案)

硬件工程师笔试题 一、电路分析: 1、竞争与冒险 在组合逻辑中,在输入端的不同通道数字信号中经过了不同的延时,导致到达该门的时间不一致叫竞争。因此在输出端可能产生短时脉冲(尖峰脉冲)的现象叫冒险。 常用的消除竞争冒险的方法有:输入端加滤波电容、选通脉冲、修改逻辑设计等。 2、同步与异步 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,只有这些触发器的状态变化与时钟脉冲同步,而其它的触发器的状态变化不与时钟脉冲同步。 异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步 同步就是双方有一个共同的时钟,当发送时,接收方同时准备接收。异步双方不需要共同的时钟,也就是接收方不知道发送方什么时候发送,所以在发送的信息中就要有提示接收方开 始接收的信息,如开始位,结束时有停止位 3、仿真软件:Proteus 4、Setup 和Hold time Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器 的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升 沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time不够,数据同样不能被打入触发器。 5、IC设计中同步复位与异步复位的区别 同步复位在时钟沿采集复位信号,完成复位动作。异步复位不管时钟,只要复位信号满足条件,就完成复位动作。异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系 不确定,也可能出现亚稳态。 6、常用的电平标准 TTL:transistor-transistor logic gate晶体管-晶体管逻辑门 CMOS:Complementary Metal Oxide Semiconductor互补金属氧化物半导体 LVTTL(L ow Voltage TTL)、LVCMOS(L ow Voltage CMOS):3.3V、2.5V RS232、RS485 7、TTL电平与CMOS电平 TTL电平和CMOS电平标准

硬件工程师笔试面试题目

硬件工程师笔试题目 关键词:硬件工程师笔试题目 模拟电路 1、基尔霍夫定理的内容是什么?(仕兰微电子) 2、平板电容公式(C=εS/4πkd)。(未知) 3、最基本的如三极管曲线特性。(未知) 4、描述反馈电路的概念,列举他们的应用。(仕兰微电子) 5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反 馈的优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非线性失真,有效地扩展放大器的通频带,自动调节作用)(未知) 6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电子) 7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。(未知) 8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。(凹凸) 9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺点,特别是广泛采用差分结构的原因。(未知) 10、给出一差分电路,告诉其输出电压Y+和Y-,求共模分量和差模分量。(未知) 11、画差放的两个输入管。(凹凸) 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。(仕兰微电子) 13、用运算放大器组成一个10倍的放大器。(未知) 14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点的 rise/fall时间。(Infineon笔试试题) 15、电阻R和电容C串联,输入电压为R和C之间的电压,输出电压分别为C上电压和R上电压,要求制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤波器。当RC<时,给出输入电压波形图,绘制两种电路的输出波形图。(未知) 16、有源滤波器和无源滤波器的原理及区别?(新太硬件) 17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。(未知) 18、选择电阻时要考虑什么?(东信笔试题) 19、在CMOS电路中,要有一个单管作为开关管精确传递模拟低电平,这个单管你会用P 管还是N管,为什么?(仕兰微电子) 20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题) 21、电压源、电流源是集成电路中经常用到的模块,请画出你知道的线路结构,简单描述其优缺点。(仕兰微电子)

硬件工程师面试题一

硬件一些工程师面试题 1. 硬件工程师的主要职责是什么 数字电路和模拟电路的区别。在硬件设计是应该注意什么 2. 总线是什么概念什么原理常用的总线有哪些 各种存储器的详细性能介绍、设计要点及选型. 描述反馈电路的概念,列举他们的应用。 反馈,就是在电子系统中,把输出回路中的电量输入到输入回路中去。 反馈的类型有:电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。 负反馈的优点:降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非线性失真,有效地扩展放大器的通频带,自动调节作用。 电压负反馈的特点:电路的输出电压趋向于维持恒定。 电流负反馈的特点:电路的输出电流趋向于维持恒定。 3、有源滤波器和无源滤波器的区别 无源滤波器:这种电路主要有无源元件R、L和C组成 有源滤波器:集成运放和R、C组成,具有不用电感、体积小、重量轻等优点。 集成运放的开环电压增益和输入阻抗均很高,输出电阻小,构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限,所以目前的有源滤波电路的工作频率难以做得很高。 同步电路和异步电路的区别是什么 同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。 什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求 将两个门电路的输出端并联以实现与逻辑的功能成为线与。 在硬件上,要用OC门来实现,同时在输出端口加一个上拉电阻。 由于不用OC门可能使灌电流过大,而烧坏逻辑门。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。 2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。 3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑 以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理 //OC门电路必须加上拉电阻,以提高输出的搞电平值。 OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平 在有时我们用OC门作驱动(例如控制一个 LED)灌电流工作时就可以不加上拉电阻 OC门可以实现“线与”运算 OC门就是集电极开路输出 总之加上拉电阻能够提高驱动能力。 如何解决亚稳态。(飞利浦-大唐笔试) 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

硬件工程师面试题集含答案

精品文档 硬件工程师面试题集 (DSP,嵌入式系统,电子线路,通讯,微电子,半导体) ---Real_Yamede 1、下面是一些基本的数字电路知识问题,请简要回答之。 (1) 什么是 Setup和Hold 时间? 答:Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前,数据能够保持稳定不变的时间。输入数据信号应提前时钟上升沿(如上升沿有效)T 时间到达芯片,这个T就是建立时间通常所说的SetupTime。如不满足Setup Time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿到来时,数据才能被打入触发器。保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后,数据保持稳定不变的时间。如果Hold Time 不够,数据同样不能被打入触发器。(2) 什么是竞争与冒险现象?怎样判断?如何消除? 答:在组合逻辑电路中,由于门电路的输入信号经过的通路不尽相同,所产生的延时也就会不同,从而导致到达该门的时间不一致,我们把这种现象叫做竞争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。 (3) 请画出用 D 触发器实现 2 倍分频的逻辑电路 答:把 D 触发器的输出端加非门接到 D 端即可,如下图所示: (4) 什么是线与逻辑,要实现它,在硬件特性上有什么具体要求? 答:线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上,要用OC 门来实现(漏极或者集电极开路),为了防止因灌电流过大而烧坏OC 门,应在OC 门输出端接一上拉电阻(线或则是下拉电阻)。 (5) 什么是同步逻辑和异步逻辑?同步电路与异步电路有何区别? 答:同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步。异步电路具有下列优点:无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性。 (7) 你知道那些常用逻辑电平?TTL 与 COMS 电平可以直接互连吗? 答:常用的电平标准,低速的有RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等,高速的有LVDS、GTL、PGTL、CML、HSTL、SSTL 等。 一般说来,CMOS 电平比TTL 电平有着更高的噪声容限。如果不考虑速度和性能,一般

硬件工程师面试试题库(附参考答案)

硬件工程师面试试题库(附参考答案) 1、请列举您知道的电阻、电容、电感品牌(最好包括国内、国外品牌)。 电阻: 美国:A VX、VISHAY威世日本:KOA兴亚、Kyocera京瓷、muRata村田、Panasonic松下、ROHM罗姆、susumu、TDK 台湾: LIZ丽智、PHYCOM飞元、RALEC旺诠、ROYALOHM厚生、SUPEROHM美隆、TA-I大毅、TMTEC泰铭、TOKEN 德键、TYOHM幸亚、UniOhm厚声、VITROHM、VIKING光颉、WALSIN华新科、YAGEO国巨新加坡:ASJ 中国:FH风华、捷比信 电容: 美国:A VX、KEMET基美、Skywell泽天、VISHAY威世英国:NOVER诺华德国:EPCOS、WIMA威马丹麦:JENSEN 战神日本:ELNA伊娜、FUJITSU富士通、HITACHI日立、KOA兴亚、Kyocera京瓷、Matsushita松下、muRata村田、NEC、nichicon(蓝宝石)尼吉康、Nippon Chemi-Con(黑金刚、嘉美工)日本化工、Panasonic松下、Raycon威康、Rubycon(红宝石)、SANYO三洋、TAIYO YUDEN太诱、TDK、TK东信韩国:SAMSUNG三星、SAMWHA三和、SAMYOUNG三莹台湾:CAPSUN、CAPXON(丰宾)凯普松、Chocon、Choyo、ELITE金山、EVERCON、EYANG宇阳、GEMCON至美、GSC杰商、G-Luxon世昕、HEC禾伸堂、HERMEI合美电机、JACKCON融欣、JPCON正邦、LELON立隆、LTEC辉城、OST奥斯特、SACON 士康、SUSCON 冠佐、TAICON台康、TEAPO智宝、WALSIN华新科、YAGEO国巨香港:FUJICON富之光、SAMXON万裕中国:AiSHi艾华科技、Chang常州华威电子、FCON深圳金富康、FH广东风华、HEC东阳光、JIANGHAI南通江海、JICON吉光电子、LM佛山利明、R.M佛山三水日明电子、Rukycon海丰三力、Sancon海门三鑫、SEACON深圳鑫龙茂电子、SHENGDA扬州升达、TAI-TECH台庆、TF南通同飞、TEAMYOUNG天扬、QIFA奇发电子 电感: 美国:AEM、A VX、Coilcraft线艺、Pulse普思、VISHAY威世德国:EPCOS、WE 日本:KOA兴亚、muRata村田、Panasonic松下、sumida胜美达、TAIYO YUDEN太诱、TDK、TOKO、TOREX特瑞仕台湾:CHILISIN奇力新、https://www.360docs.net/doc/a314214758.html,yers 美磊、TAI-TECH台庆、TOKEN德键、VIKING光颉、WALSIN华新科、YAGEO国巨中国:Gausstek丰晶、GLE格莱尔、FH风华、CODACA科达嘉、Sunlord顺络、紫泰荆、肇庆英达 2、请解释电阻、电容、电感封装的含义:0402、060 3、0805。 表示的是尺寸参数。 0402:40*20mil;0603:60*30mil;0805:80*50mil。 3、请说明以下字母所代表的电容的精度:J、K、M、Z。 J——±5%;K——±10%;M——±20%;Z——+80%~-20% 4、请问电阻、电容、电感的封装大小分别与什么参数有关? 电阻封装大小与电阻值、额定功率有关;电容封装大小与电容值、额定电压有关;电感封装大小与电感量、额定电流有关。 5、如何根据实际工作电压选择电容的额定电压参数? 基于成本和使用安全考虑,选择的电容额定电压应该是实际工作电压的1.5~2倍。 6、电容两端的电压和电流的相位关系是:同相、反相、电压超前电流90°、电流超前电压90°? 电流超前电压90°。 7、如果某CPU有很多IO端口需要接上下拉电阻,电阻范围1~10K欧姆均可。以下规格的电阻,您会选择哪一种:1K/1%、 4.99K/1%、10K/1%、1K/5%、2.2K/5%、4.7K/5%、8.2K/5%、10K/5%、3.9K/10%、 5.6K/10%、4.7K/20%?说明你选择该 电阻的理由。 从理论上来说,1~10K的电阻都可以采用,但如果从价格上考虑,当然是4.7K/20%的最合算。 8、请简述压敏电阻工作原理。 当压敏电阻上的电压超过一定幅度时,电阻的阻值降低,从而将浪涌能量泄放掉,并将浪涌电压限制在一定的幅度。 9、请简述PTC热敏电阻作为电源电路保险丝的工作原理。 当电源输入电压增大或负载过大导致电流异常增大的时候,PTC热敏电阻因为温度增大而使其等效电阻迅速增大,从而使输出电压下降,减小输出电流。当故障去除,PTC热敏电阻恢复到常温,其电阻又变的很小,电源电路恢复到正常工作状态。 10、常见贴片电容的材质有:X7R、X5R、Y5V、NPO(COG)、Z5U。请问电容值和介质损耗最稳定的电容是哪一种? 电容值和介质损耗最稳定的是NPO(COG)材质电容。 11、某磁珠的参数为100R@100MHz,请解释参数的含义。 在100MHz频率下的阻抗值是100欧姆。 12、请问共模电感的作用是什么?

硬件工程师模拟电路笔试题

硬件工程师模拟电路笔试题 硬件工程师模拟电路笔试题分享: 1、平板电容公式(C=S/4kd)。(未知) 2、基尔霍夫定理的内容是什么?(仕兰微电子) 3、最基本的如三极管曲线特性。(未知) 4、描述反馈电路的概念,列举他们的应用。(仕兰微电子) 5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反馈的优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非线性失真,有效地扩展放大器的通频带,自动调节作用)(未知) 6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电子) 7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。(未知) 8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。(凹凸) 9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺点,特别是广泛采用差分结构的原因。(未知) 10、给出一差分电路,告诉其输出电压Y+和Y-,求共模分量和差模分量。(未知) 11、画差放的两个输入管。(凹凸) 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。(仕兰微电子) 13、用运算放大器组成一个10倍的放大器。(未知) 14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点的rise/fall时间。(Infineon笔试试题) 15、电阻R和电容C串联,输入电压为R和C之间的电压,输出电压分别为C上电压和R上电压,要求制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤波器。当RC 16、有源滤波器和无源滤波器的原理及区别?(新太硬件)

硬件测试笔试题V1-(附答案)

硬件测试工程师笔试题 (本试卷满分100分,请将答案写在答题卡上与试卷一并上交)姓名:日期:分数: 一.判断题:本题共10小题,每题2分,共20分。 1.发现错误多的模块,残留在模块中的错误也多。( ) 2.测试人员在测试过程中发现一处问题,如果问题影响不大,而自己又可以修 改,应立即将此问题正确修改,以加快、提高开发的进程。() 3.功能测试是系统测试的主要内容,检查系统的功能、性能是否与需求规格说 明相同。() 4.编写测试计划的目的是:使测试工作顺利进行,使项目参与人员沟通更舒畅, 使测试工作更加系统化。() 5.硬件测试目的是杜绝产品硬件上无任何问题。() 6.验收测试是由最终用户来实施的。() 7.钽电容最适合用来滤除高频噪音。() 8.负载测试是验证要检验的系统的能力最高能达到什么程度。() 9.无线电监测中,常用一些单位有dBuv、dBm等,dBm是功率单位。() 10.10W功率可由40dBm表示。() 二.选择题(不定向选择):本题共10小题,每题4分,共40分。 1.常见的信号完整性问题有:() A,过冲B,反射C,震荡D,环绕2.下列属于产品可靠性指标的是:() A,失效率B,平均寿命C,直通率D,可靠度E,维修度3.SRAM中文名称是:() A,动态随机存储器B,动态C,静态D,静态随机存储器4.以下几种可以做为硬件测试标准的输入:() A,用户需求B,国标C,产品规格D,硬件测试工程师经验 5.稳压管通常工作于(),来稳定直流输出电压 A,截止区B,正向导通区C,反向击穿区 6.已知如图所示放大电路中的RB=100kΩ,RC=1.5kΩ,Vcc=12V ,晶体管的β =80,UBE=0.6V。则可以判定,该晶体管处于()

华为硬件工程师面试题

华为硬件工程师面试题 各位读友大家好,此文档由网络收集而来,欢迎您下载,谢谢 华为硬件工程师面试题 1.用与非门等设计全加法器 2.给出两个门电路让你分析异同 3.名词:sram,ssram,sdram (SRAm 是静态随机存储器,DRAm是动态随机存储器!SDRAm是同步动态随机存储器,SSRAm就是同步静态随机存储器!) 4.信号与系统:在时域与频域关系 5.信号与系统:和4题差不多 6.晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期.. ..) 7.串行通信与同步通信异同,特点,比较 高电平脉冲对应的TTL逻辑是?(负逻辑?) 9.延时问题,判错

10.史密斯特电路,求回差电压 是什么,什么参数(压控振荡器?) 12. 用D触发器做个二分颦的电路.又问什么是状态图 13. 什么耐奎斯特定律,怎么由模拟信号转为数字信号 14. 用D触发器做个4进制的计数 15.那种排序方法最快? 一、研发(软件) 用c语言写一个递归算法求N!; 给一个c的函数,关于字符串和数组,找出错误; 防火墙是怎么实现的? 你对哪方面编程熟悉? 二、硬件 1、继电器控制电路。 2、SDRAm是怎么工作的 3、写出逻辑表达式说明A2A1A0大于B2B1B0。 4、常用触发器有几种 5、示波器有几种触发方式,举出三种

DSP2.二极管 三简答 (t)的傅立叶变换为X(jw)=$(w) $(w-PI) $(w-5) h(t)=u(t)-u(t-2) 问: (1),x(t)是周期的吗? (2),x(t)*h(t)是周期的吗? (3),两个非周期的信号卷积后可周期吗? 2.简述分组交换的特点和不足 四分析设计 1.波形变换题目 从正弦波->方波->锯齿波->方波,设计电路 计数器组成计数电路,分析几进制的 3.用D触发器构成2分频电路 4.判断mcS-51单片机的指令正确还是错误,并指出错误原因 (1) mUL R0,R1 (2) moV A,@R7 (3) moV A,#3000H (4) moVc @A DPTR,A

硬件工程师招聘试题测试.doc

. 硬件工程师岗位笔试题 姓名:学校:专业: 一、填空题(每空 2 分) 1、晶体三极管在工作时,有________、 ________和 ________ 三种工作状态;如果发射结和集 电结均处于正向偏置,该晶体管工作在________状态。 2、在 TTL 门电路的一个输入端与地之间接一个10K电阻,则相当于在该输入端输入 电平;在CMOS门电路的输入端与电源之间接一个1K电阻,相当于在该输入端输入电平。 3、一个二进制数(1101001011101100)2转换成十六进制数是________ 。 4、在各类负反馈放大电路中,能稳定输出电压的是负反馈放大器,能提高输入阻抗的是负反馈放大器。 5、我们通常所说的三态门为________、 ________和________ 三种状态。 6、贴片电阻上的表示103 表示电阻的阻值为而________。 7、 8051 系列单片机的字长是___位,其系列单片机的ALE 信号作用是。 8、电阻串联后阻值________,电容并联后容值________。 9、理想运算放大器的输入电阻为________,输入电流为值________。 10、三种常见的ESD 模型分别为 ______模型、机器模型和带电器件模型。

. 二、选择题(每题 4 分) 1 、电阻按照封装来分非为() A.贴片电阻,插件电阻 B.水泥电阻,功率电阻 C.色环电阻,标码电阻 D.插件电阻,功率电阻 2、贴片电阻的阻值为 5.1K ,那么上面的标号应该为() A.512 B.513 C.514 D.510 3、贴片电阻的封装是:() A. SOP8

华为校招硬件技术工程师机考试卷试题包括答案.docx

1.(判断题 )DRAM 上电时存储单元的内容是全 0,而 Flash 上电时存储单元的内容是全1。 (4分) A.正确 B.错误 FLASH可保存 2.(判断题 )眼图可以用来分析高速信号的码间 干扰、抖动、噪声和衰减。(4 分 ) A.正确 B.错误 3.(判断题 )以太网交换机将冲突域限制在每个 端口,提高了网络性能。 (4 分 ) A.正确 B.错误 4.(判断题 )放大电路的输出信号产生非线性失 真是由于电路中晶体管的非线性引起的。(4分) A.正确 B.错误 5.(判断题 )1 的 8 位二进制补码是0000_0001,-1的 8 位二进制补码是1111_1111 。 (4 分 ) A.正确 B.错误 6.(判断题 )洗衣机,电冰箱等家用电器都使用 三孔插座,是因为如果不接地,家用电器是不 能工作的。 (4 分 ) A.正确 B.错误 7.(判断题 )十进制数据 0x5a 与 0xa5 的同或运算 结果为: 0x00 。 (4 分 ) A.正确 B.错误 8.(判断题 )硅二极管的正向导通压降比锗二极 管的大 (4 分 ) A.正确 B.错误 9.(单选题 )一空气平行板电容器,两级间距为 d,充电后板间电压为u。然后将电源断开, 在平板间平行插入一厚度为d/3 的金属板。此时电容器原板间电压变为(4 分 ) A.U/3 B.2U/3 C.3U/4 D.不变 精品文档 但电容的大小不是由 Q(带电量)或U(电压)决定的,即: C=εS/4πkd。其中,ε是一个常数, S 为电容极板 的正对面积, d 为电容极板的距离, k 则是静 电力常量。而常见的平行板电容器 电容为 C=εS/d. (ε 为极板间介质的介电常数,S 为极板面积, d 为极板间的距离。) 3 电容器的电势能计算公式:E=CU^2/2=QU/2 10.(单选题 )8086CPU 内部包括哪些单元(4 分 ) A.ALU,EU B.ALU,BIU C.EU,BIU D.ALU,EU,BIU 80x86 从功能上分执行单元EU(Execution Unit),和总线接口单元BIU(Bus Interface Unit),执行单元由 8 个 16位通用寄存器, 1 个 16位标志寄存器, 1 个 16 位暂存寄存器,1个 16 位算术逻辑单元 ALU及 EU控制电路组 成。 总线接口单元由4个16位段寄存器(CS,DS,SS,ES),1 个 16 位的指令指针寄存器, 1个与 EU通信的内部暂存器, 1 个指令队列, 1 个计算20 位物理地址的加法器∑及总线控制电路构成。 11.(单选题 )为了避免 50Hz 的电网电压干扰放大器,应该用那种滤波器: (4 分 ) A.带阻滤波器 B.带通滤波器 C.低通滤波器 D.高通滤波器 12.(单选题 )关于 SRAM 和 DRAM,下面说话正 确的是: (4 分 ) A.SRAM 需要定时刷新,否则数据会丢失 B.DRAM 使用内部电容来保存信息 C.SRAM 的集成度高于DRAM D.只要不掉点,DRAM 内的数据不会丢失 【解析】 SRAM和 DRAM都是随机存储器,机器掉电后,两者的信息都将丢失。它们的最大区别就是:DRAM是用电容有无电荷来表示信息0 和 1,为防止电容漏电而导致读取信息出错,需要周期性地给电 容充电,即刷新;而SRAM是利用触发器的两个稳态来表示信息 0 和 1,所以不需要刷新。另外,SRAM的存取速度比 DRAM更高,常用作高速缓冲存储器Cache。

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