数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器

长沙学院课程设计说明书

题目同步五进制加法计数器

系(部) 电子与通信工程

专业(班级) 电气工程及其自动化

姓名黄明发

学号***********

指导教师瞿瞾

起止日期 5.21-5.25

数字电子技术课程设计任务书(5)

系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌

课题名称同步五进制加法计数器电路设计

设

计内容及要求

试用触发器设计一个同步五进制加法计数器。应检查是否具有自启动能力。

设置一个复位按钮和一个启动按钮。

采用数码管显示计数器的数值。

设计工作量1、系统整体设计；

2、系统设计及仿真；

3、在Multisim或同类型电路设计软件中进行仿真并进行演示；

4、提交一份完整的课程设计说明书，包括设计原理、仿真分析、调试过程，参考文献、设计总结等。

进度安排起止日期（或时间量）设计内容（或预期目标）备注第一天课题介绍，答疑，收集材料

第二天设计方案论证

第三天进行具体设计

第四天进行具体设计

第五天编写设计说明书

教研室

意见

年月日系（部）主

管领导意见

年月日

长沙学院课程设计鉴定表

姓名黄明发学号20100

42213 专业电气工程及其自动

化

班级 2

设计题目同步五进制加法计数器指导教师瞿瞾指导教师意见：

评定等级：教师签名：日期：

答辩小组意见：

评定等级：答辩小组长签名：日期：

教研室意见：

教研室主任签名：日期：

系（部）意见：

系主任签名：日期：

说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类；

课程设计的目的 (4)

课程设计内容及要求 (4)

课程设计原理 (4)

课程设计方案步骤 (4)

建立状态图 (5)

建立状态表 (5)

状态图化简、分配，建立卡诺图 (5)

确定状态方程以及激励方程 (5)

绘制逻辑图，检查自启动能力 (6)

绘制逻辑电路图并仿真 (6)

观察时序电路逻辑分析仪，调节频率 (6)

课程设计的思考与疑问 (7)

课程设计总结 (8)

参考文献 (8)

其主要目的是通过本课程，培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。

课程设计内容及要求

设计一个小型数字电子系统——同步五进制加法计数器电路。试用触发器设计一个同步五进制加法计数器。应检查是否具有自启动能力。设置一个复位按钮和一个启动按钮。采用数码管显示计数器的数值。

课程设计原理

计数器对时钟脉冲进行计数，每来一次上升沿时钟脉冲，计数器状态改变一次，每五个时钟脉冲完成一个计数周期。原理图如A-1示，信号源同时接入三个D 触发器（74LS74N ）的，开关键1J 作为启动按钮和暂停按钮，开关键

J 则作为复位键，即数据清零按钮。各驱动点

10D D D 由三个D 触发器输出端Q 的

组合驱动。

Q Q 10驱动触发器D0，n

Q Q 10 驱动触发器D1，01Q Q 则驱动触发器D2。三个触发器的输

出端都连接到数码管的接口上，信号源截一开关启动，PR 端接一双键开关用来复位清零。

同步五进制加法计数器

图A-1

建立状态图 Q0Q1Q2

依据要求挥之状态图，如图A-2。

建立状态表

无进制计数器共有5个状态，需要3个触发器构成，按照状态图，写出加法计数器的状态表，如图A-3。脉冲

现态

次态

Q 2

Q 1

0n Q

+n Q

0 0 0 0 0 0 1 1 0 0 1 0 1 0 2 0 1 0 0 1 1 3 0 1 1 1 0 0 4

加法计数器状态表A-3

状态图化简、分配，建立卡诺图

根据状态图/表，绘制卡诺图，如表B-1~B-3

2Q 0D 0

1Q Q

00 01 11 10

0 1 0 0 1 1 0 × ×

× D0的卡诺图B-1

2Q 1D 0

1Q Q

0 0 1 0 1 1

0 × ×

× D1的卡诺图B-2

2Q 2D 0

1Q Q

0 0 0 1 0 1

D2的卡诺图B-3

确定状态方程以及激励方程

n Q Q D 100==1

+n Q …………………………①

)(101n

Q Q D ⊕==11+n Q ……………………②

n Q Q D 012==12+n Q …………………………③

绘制逻辑图，检查自启动能力

三个触发器有823

=种情况，那么检验5、6、7是否能进入自启动的循环状态图中，将5、6、7的BCD 码带入激励方程中，看能否进入循环圈内，分析如下：

5——101 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 6——110 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 7——111

代入方程

Q0=0

Q1=0

Q2=1

那么上升沿脉冲后为 100

由此可知，此计数器具有自启动功能，所以可以绘制逻辑电路图了；若是，代入激励方程后，不能进入循环状态图中，那么就得改变卡诺图中，取任意状态的5、6、7的状态值，重新书写激励方程，知道能够自启动为止。

绘制逻辑电路图并仿真

检查方案有自启动功能后，根据卡诺图绘制逻辑电路图，如图A-1示，依照逻辑电路图，连接仿真电路，连接好后，进行仿真，看能不能达到效果，若是能实现从0~4的循环有序递增的话，那么就算成功的完成了课程设计方案。否则，一切玩完，“game over ”了，检查是否某个地方连接错误，或者是方案有问题，如果是，就得重新制定方案了。仿真效果图如图A-4

逻辑电路仿真图A-4

观察时序电路逻辑分析仪，调节频率

分析时序图与计数器的逻辑关系如图A-5，观察图表中的数据，是否与逻辑分析仪显示数据一致，可适当根据需要，调节时钟频率，然后记录好数据，进行整理分析，以便后面总结。

计数器逻辑分析图A-5

课程设计的思考与疑问

用其他触发器（D触发器除外）制作五进制加法计数器又会是怎么样的呢，后来我用了JK触发器还有RS 触发器，因为T触发器T ' 触发器与D触发器基本上差不多，所以就没有在设计了。

与此之外，我还在想我们此次做的事加1加法计数器，那么加2直到加n，又会是怎么的呢？我做的是五进制的，那么2~24进制的怎么做呢，甚至更高呢？

我做的是同步计数器，那么异步的又如何呢？

最后一个疑问就是如何实现既可变加数，又可变进制呢？单一变加数、单一变加数、两者皆变？

经过一番思考，我解决了部分问题，还有部分问题，用触发器从逻辑上来说，不符合经济要求，应该采用芯片，至少我是这样认为的。下面我简要说说我用JK触发器设计的五进制计数器，原理图如图A-6，和用D触发器设计的六进制触发器，原理图如图A-7。

JK触发器五进制图A-6 D触发器六进制图A-7

课程设计总结

我觉得这次课程设计还很成功，不像去年的课程设计，是经过老师的知道才弄出来，今年完全是我自己去查找资料，学习需要的东西，然后自主设计的。我是做同步加法计数器的，我查找了很多资料，后来知道怎么设计，明确了设计思路，知道我需要什么。我绘制状态图、表，列出激励方程，逻辑电路图就出来了。

开始是没有成功，数字没有按预定的设计出来，顺序乱了。我知道这是激励方程有问题，后来我检查出问题，改正后，一切问题迎刃而解。这只是课程设计的第二天，我就完成了。但是我在想，我只是实现加一的计数器，那么加二、加三……又怎么做呢，我思考了这个问题，结合加一计数器的设计，后来我明白了。只要在加一时改为加二就可以变成加二计数器，甚至加三都没问题。明确思路以后，我自己设计了1-3-5-7-9、0-3-6-9算是把加一到加n的的计数器明白了。

可变加数的计数器算是明白了，那么异步计数器又怎么弄呢，后来看看异步时序电路的设计思路，只要把触发器的输出端作为下一个触发器的输入端，那么就能实现异步了哦。这个问题解决以后，我想我这只是单一的计某一个数的计数器，那么可切换加数的计数器怎么弄呢。

我仔细深思了这个问题，后来我只做出了加一和加二的切换，元器件还算是用的少，一旦我再加一个，也就是可切换三个，元器件就得需要多一点了，依这么下去，我若可切换更多的话，岂不是需要很多元器件，就算设计出来了也费了很多时间，而且成本很高，不划算。后来我查找资料，可切换加数的的芯片很多，只要搞几个芯片来，组合一下就可以做出很多切换加数的计数器了。

这个问题弄清楚了，那么可变进制的的计数器呢，我只是做出来二与五进制的切换，与上面一样，只是尝试一下自己的想法，看看结果会是怎么样的，也证实了我的猜想，应该需要很多触发器才可以做成切换多进制的的计数器。当然这个是需要芯片来完成更好，实惠实用没那么复杂，不然市场上的芯片商就得关门大吉了。嘿嘿，这次我帮助同学设计计数器的其他进制计数器，很顺利啊，我去了解了时钟的设计，同学把思路给我说了一遍，并给我讲解了好几遍，我基本上是弄明白了电子时钟的设计。

感谢瞿瞾老师的耐心讲解，同时也很感谢他为解决我用JK触发器设计六进制是遇到问题，再就是也感谢刘亮老师、张明华老师的指导，这次课程设计对我来说受益匪浅。

参考文献

①杨拴科主编. 模拟电子技术基础. 北京：高等教育出版社，2003

②杨拴科主编. 模拟电子技术基础学习指导与解题指南. 北京：高等教育出版社，2004

③蔡惟铮主编，王立欣副主编. 基础电子技术. 北京：高等教育出版社，2004

④康华光主编，陈大钦副主编. 电子技术基础(模拟部分). 第5版. 北京：高等教育出版社，2006

做一个五进制的加减法计数器

做一个五进制的加减法计数器标准化管理部编码-[99968T-6889628-J68568-1689N]

一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法，用JK触发器实现。第一步：根据要求进行逻辑抽象，得出电路的原始状态图。取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计数器。当X=1时，计数器作加“1”运算，设初态为S 0。状态由S 做加1运算，状态转为S 1，输出为0；状态S 1 做加1运算，转为状态S 2 ，输出为0；状态S 2做加1运算，转为状态S 3 ，输出为0；状态S 3 做加1运算，转为状态S 4 ，输出为0；当状态S 4继续做加1运算时，状态由S 4 转到S ，输出为1。当X=0 时，计数器作减“1”运算。状态由S 做减1运算，此时产生借位，状态转为 S 4，输出为1；状态S 4 做减1运算，转为状态S 3 ，输出为0；状态S 3 做减1运算，转为状态S 2，输出为0；状态S 2 做减1运算，转为状态S 1 ，输出为0；状态S 1做减1运算，状态由S 1 转为状态S ，输出为0。由此得出状态转换图：第二步：状态编码。该电路是五进制计数器，有五种不同的状态，分别用S 0、S 1 、S 2 、S 3 、 S 4 表示五种状态，这五种状态不能作状态化简。在状态编码时，依据 2n+1

做一个五进制的加减法计数器

一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法，用J K 触发器实现。第一步：根据要求进行逻辑抽象，得出电路的原始状态图。取输入数据变量为X，检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S o。状态由S o做加1运算，状态转为S i，输出为0;状态S i做加1运算，转为状态S2,输出为0;状态S2做加1运算，转为状态S3,输出为0；状态S3做加1运算，转为状态S4,输出为0；当状态S4继续做加1 运算时，状态由S4转到S0,输出为1。当X=0时，计数器作减“1”运算。状态由S0 做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3,输出为0；状态S3做减1运算，转为状态S2,输出为0；状态S2做减1运算，转为状态S1,输出为0;状态S1做减1运算，状态由S1转为状态 S0,输出为0。由此得出状态转换图：第二步：状态编码。该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1

第三步：求出输出方程，状态方程和驱动方程（控制函数）。用 JK触发器构成逻辑电路，JK触发器的特性方程Q2n Q1n 00 01 Q n+1=J Q n+ K Q n。 XQ3n 00 01 11 10 1 000 0 X X X 1V X n 0000 00011110 (1) Q2n Q1n _________ (b) Q3n+1=X Q2 Q1n+ X Q3n Q2n Q1n 2n Q1n 00 01 11 10 1000 X X X 0X A X 00u0 状态转换表如下: 1 1 10 XQ3 00 01 11 10 Z=X Q n3 + X Q3 1n XQ3

电子线路实训——五进制计数器

目录 <一>、前言 (1) 一、设计题目 (2) 二、题目功能及要求 (2) 三、总体方案设计 (2) 四、单元电路设计 (2) （一）、电路的结构设计 (2) （二）、元器件参数设计 (6) 五、整体电路分析 (6) 六、元器件明细 (7) 七、设计结果验证 (7) 八、电路的使用说明书 (8) 九、心得体会 (8) 十、参考资料 (8)

前言一转眼，大二已经结束了，在这一学年里我们学了电路、模拟电子技术和数字电子技术等许多课程，学习和掌握了电子方面的很多理论知识。为了让我们更好的掌握所学的电子理论知识，并将理论联系到实际中，学校特地的为我们安排了这次的电子线路实训。让我们在掌握了模电、数电理论的基础上，进行理论联系实际和体会电子技术应用的初级训练。在实训的过程中，我们自己设计自己焊接，运用课堂上所学的理论知识对实际问题进行分析和解决，并弄懂所做电路的工作原理，搞清电路中各元器件的功能、作用，同时学习查阅资料，自学一些课外知识。增强了我们分析问题和解决问题的能力，培养和训练了我们制作电子电路的基本技能，提高了我们各方面的综合能力，为我们今后更好的适应社会的需求打下了基础。这样电子线路实训的机会是很难得，大学四年这样的机会并不多，所以我很珍惜这次的实训，非常认真的对待它。最后在自己的努力和老师的指导、同学的帮助下，我顺利的完成了这次的电子线路的实训。

一、设计题目五进制计数器二、题目功能及要求设计一个五进制计数器，实现0-5的循环计数。要求用555电路来实现脉冲的产生，其他常用芯片可自己选择。三、总体方案设计该五进制计数器的控制系统框图如下图所示。由计数控制器、状态译码器、计数器、秒脉冲发生器和数码显示器组成。计数控制器主要用于记录计数器的工作状态，通过译码器来控制数码显示器，脉冲发生器产生整个定时系统的时基脉冲，通过计数器实现计数。其中脉冲发生器用555电路来实现，计数器选用十进制计数器74160，计数控制器是一个与非门，选用用74ls00，译码器则用7448来实现。四、单元电路设计（一）、电路的结构设计 1、脉冲发生器的设计脉冲信号发生器用的是555定时器构成的多谐震荡器，555定时器是一种模拟和数字功能相结合的中规模集成器件，555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器，单稳态触发器及施密特触发器等脉冲产生与变换电路。这里用的是555构成的多谐震荡器, 其电路图如下:

五进制计数器

实验报告课程名称：电子技术基础2 第7 次实验实验名称：同步时序电路逻辑设计实验时间：2013 年11 月10 日实验地点：机号学号：姓名：教师姓名：评定成绩：

实验7 同步时序电路逻辑设计一、实验目的： 1．掌握同步时序电路逻辑设计过程。 2．掌握实验测试所设计电路的逻辑功能。 3．学习EDA软件的使用。二．实验仪器：序号芯片或器材名称型号 1 主从JK触发器JKFF 2 二输入与门组件AND-2 3 BCD数字显示译码器7SED-B 三、实验原理：同步时序电路逻辑设计流程图如图7-1 所示。其主要步骤有： 1．确定状态转移图或状态转移表

根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。 2．状态化简将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。 3．状态分配这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。 4．选择触发器通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。 5．排除孤立状态理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。时序电路的功能测试可以用静态和动态两种方法进行，静态测试由逻辑开关或数据开关提供输入信号，测试各级输出状态随输入信号变化的情况，可用指示灯观察，用状态转移真值表或功能表来描述。动态测试是在方波信号的作用下，确定各输出端输出信号与输入信号之间的时序图，可用示波器观察波形。在实际的逻辑电路设计中，以上的设计过程往往不能一次性通过，要反复经过许多次仿真调试，才能符合设计要求，既费时费力，又提高了产品的成本，而且，随着电路的复杂化，受工作场所及仪器设备等因素的限制，许多试验不能进行。为了解决这些问题，很多国内外的电子设计公司推出了专门用于电子线路仿真和设计的“电子设计自动化（EDA）”（Electronics Design Automation）软件，例如Proteus,电子产品设计人员利用这个软件对所设计的电路行仿真和调试，一方面可以验证所设计的电路是否能达到设计要求的技术指标，另一方面又可以通过改变电路中元器件的参数，使整个电路性能达到最佳。四、实验内容：要求：设计一个自然二进制码的五进制计数器实验步骤： ①画出状态图该电路无输入，只要对触发脉冲进行计数，所以状态图已经确定。根据题意画出自然二进制码的5进制状态图。

十进制4位加法计数器设计

洛阳理工学院十进制 4 位加法计数器系别：电气工程与自动化系姓名：李奇杰学号：B10041016

十进制4位加法计数器设计设计要求：设计一个十进制4位加法计数器设计设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现设计原理通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is

port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路：与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;

数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器

长沙学院课程设计说明书题目同步五进制加法计数器系(部) 电子与通信工程专业(班级) 电气工程及其自动化姓名黄明发学号*********** 指导教师瞿瞾起止日期 5.21-5.25

数字电子技术课程设计任务书(5) 系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌课题名称同步五进制加法计数器电路设计设计内容及要求试用触发器设计一个同步五进制加法计数器。应检查是否具有自启动能力。设置一个复位按钮和一个启动按钮。采用数码管显示计数器的数值。设计工作量1、系统整体设计； 2、系统设计及仿真； 3、在Multisim或同类型电路设计软件中进行仿真并进行演示； 4、提交一份完整的课程设计说明书，包括设计原理、仿真分析、调试过程，参考文献、设计总结等。进度安排起止日期（或时间量）设计内容（或预期目标）备注第一天课题介绍，答疑，收集材料第二天设计方案论证第三天进行具体设计第四天进行具体设计第五天编写设计说明书教研室意见年月日系（部）主管领导意见年月日长沙学院课程设计鉴定表

姓名黄明发学号20100 42213 专业电气工程及其自动化班级 2 设计题目同步五进制加法计数器指导教师瞿瞾指导教师意见：评定等级：教师签名：日期：答辩小组意见：评定等级：答辩小组长签名：日期：教研室意见：教研室主任签名：日期：系（部）意见：系主任签名：日期：说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类；

目录课程设计的目的 (4) 课程设计内容及要求 (4) 课程设计原理 (4) 课程设计方案步骤 (4) 建立状态图 (5) 建立状态表 (5) 状态图化简、分配，建立卡诺图 (5) 确定状态方程以及激励方程 (5) 绘制逻辑图，检查自启动能力 (6) 绘制逻辑电路图并仿真 (6) 观察时序电路逻辑分析仪，调节频率 (6) 课程设计的思考与疑问 (7) 课程设计总结 (8) 参考文献 (8)

十进制加法计数器

在数字系统中，常需要对时钟脉冲的个数进行计数，以实现测量、运算和控制等功能。具有计数功能的电路，称为计数器。计数器是一种非常典型、应用很广的时序电路，计数器不仅能统计输入时钟脉冲的个数，还能用于分频、定时、产生节拍脉冲等。计数器的类型很多，按计数器时钟脉冲引入方式和触发器翻转时序的异同，可分为同步计数器和异步计数器；按计数体制的异同，可分为二进制计数器、二—十进制计数器和任意进制计数器；按计数器中的变化规律的异同，可分为加法计数器、减法计数器和可逆计数器。二进制加法计数器运用起来比较简洁方便，结构图和原理图也比其它进制的简单明了，但二进制表示一个数时，位数一般比较长。十进制是我们日常生活中经常用到的，不用转换，所以设计十进制加法计数器比设计二进制加法计数器应用广泛，加法器是以数据的累加过程，日常生活中，数据的累加普遍存在，有时候需要一种计数器对累加过程进行运算处理，所以设计十进制加法计数器应广大人们生活的需要，对我们的生活有一个积极地促进作用，解决了生活中许多问题，所以会设计十进制加法计数器使我们对数字电路的理论和实践知识的充分结合，也使我们对电子技术基础有了深刻的了解，而且增强了我们对电子技术基础产生了浓厚的兴趣，这次课程设计使我受益匪浅！

一、设计题目 (3) 二、设计目的 (3) 三、设计依据 (3) 四、设计内容 (3) 五、设计思路 (4) 六、设计方案 (7) 七、改进意见 (10) 八、设计总结 (11) 九、参考文献 (12)

一、设计题目十进制加法计数器二、设计目的 1.学习电子电路设计任务。 2.通过课程设计培养学生自学能力和分析问题、解决问题的能力。 3.通过设计使学生具有一定的计算能力、制图能力以及查阅手册、使用国家技术标准的能力和一定的文字表达能力。三、设计依据 1.用JK触发器组成。 2.实现同步或异步加法计数。四、设计内容 1.复习课本，收集查阅资料，选定设计方案； 2.绘制电气框图、电气原理图； 3.对主要元器件进行计算选择，列写元器件的规格及明细表； 4.设计总结及改进意见； 5.参考资料； 6.编写说明书。

实验十进制加减法计数器

实验1 十进制加减法计数器实验地点：电子楼218 实验时间：2012年10月19日指导老师：黄秋萍、陈虞苏实验要求：设计十进制加减法计数器，保留测试程序、设计程序、仿真结果 1.设计程序： module count(EN,CLK,DOUT,F,RST); input EN,CLK,F,RST; output [3:0]DOUT; reg [3:0]DOUT; always@(posedge CLK) begin :abc if(EN) if(!RST) if(F) begin :a DOUT=DOUT+1; if(DOUT==10) DOUT=0; end //END A else begin :b DOUT=DOUT-1; if(DOUT==15) DOUT=9; end else DOUT=0; else DOUT=DOUT; end endmodule 2.测试程序 `timescale 10ns/1ns module test_count; wire [3:0] DOUT; reg EN,F,RST,CLK; count M(EN,CLK,DOUT,F,RST); initial begin :ABC CLK=0; EN=0;

RST=1; F=1; #100 EN=1; #200 RST=0; #1500 F=0; #3000 $stop; end always #50 CLK=~CLK; initial $monitor("EN=%b,F=%b,RST=%b,DOUT%D",EN,F,RST,DOUT); endmodule 3.测试结果 # EN=0,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT 0 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=1,RST=0,DOUT 6 # EN=1,F=1,RST=0,DOUT 7 # EN=1,F=1,RST=0,DOUT 8 # EN=1,F=1,RST=0,DOUT 9 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 4 # EN=1,F=0,RST=0,DOUT 3 # EN=1,F=0,RST=0,DOUT 2 # EN=1,F=0,RST=0,DOUT 1 # EN=1,F=0,RST=0,DOUT 0 # EN=1,F=0,RST=0,DOUT 9 # EN=1,F=0,RST=0,DOUT 8 # EN=1,F=0,RST=0,DOUT 7 # EN=1,F=0,RST=0,DOUT 6 # EN=1,F=0,RST=0,DOUT 5

进制计数器

《电子线路》课程设计报告一、设计目的本课程设计是脉冲数字电路的简单应用，在许多领域中计时器均得到普遍应用，诸如在体育比赛，定时报警器、交通信号灯、红绿灯,还可以用来做为各种药丸,药片，胶囊在指定时间提醒用药等等，由此可见计时器在现代社会是何其重要的。本设计主要能完成：显示30秒计时功能；系统设置外部操作开关，控制计时器的直接清零、启动功能；在直接清零时，数码管显示器灭灯；计时器为30秒递加计时其计时间隔为1秒；计时器递加计时到零时，数码显示器不灭灯。二、设计要求 1、具有显示30秒计时功能：（1）系统设置外部操作开关，控制计时器的直接清零、启动；（2）在直接清零时，要求数码管显示器灭灯；（3）计时器为30秒递加计时，其计时间隔为1秒；（4）计时器递加计时到30时，数码显示器不能灭灯。 2、设计任务及目标：（1）根据原理图分析各单元电路的功能；（2）熟悉电路中所用到的各集成块的管脚及其功能；（3）进行电路的装接、调试，直到电路能达到规定的设计要求；

（4）写出完整、详细的课程设计报告。三、原理框图（1）总体参考方案： 30秒计时器的总体参考方案框图如图2-1所示。它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路（简称控制电路）等五个模块组成。其中计数器和控制电路是系统的主要模块。计数器完成30秒计时功能，而控制电路完成计数器的直接清零、启动计数、译码显示电路的显示等功能。图 1 30秒计时器系统设计框图秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不太高，故电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。译码显示电路由CD4026和共阴极七段LED显示器组成。（2）设计方案分析设计任务，计数器和控制电路是系统的主要部分。计数器完成30s计时功能，而控制电路具有直接控制计数器的启动计数、译码显示电路的显示。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。在操作直接清零开关时，要求计数器清零，数码显示器灭灯。当启动开关闭合时，计数实现计数功能；当启动开关断开时，计数器不工作。系统设计框图如图1所示。如果根据实验所提供的参考器件，还可在秒脉冲发生模块上做些变化，前者产生的脉冲周期直接是1秒；如果让其产生的秒脉冲频率为10Hz，触发脉冲输出的方波周期为0.1秒，再将该脉冲信号送到由74LS161构成的十分频器，由74LS161输出的脉冲周期为1秒，再将该信号送到计数器74LS161。如此就可得到两个方案，

十进制加法计数器

十进制加法器设计 1课程设计的任务与要求课程设计的任务 1、综合应用数字电路知识设计一个十进制加法器。了解各种元器件的原理及其应用。 2、了解十进制加法器的工作原理。 3、掌握multisim 软件的操作并对设计进行仿真。 4、锻炼自己的动手能力和实际解决问题的能力。 5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。课程设计的要求 1、设计一个十进制并运行加法运算的电路。 2、0-9十个字符用于数据输入。 3、要求在数码显示管上显示结果。 2十进制加法器设计方案制定加法电路设计原理图1加法运算原理框图如图1所示第一步置入两个四位二进制数。例如（1001）2,（0011）2和（0101）2，（1000）2，同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。

第二步将置入的数运用加法电路进行加法运算。第三步前面所得结果通过另外两个七段译码器显示。即：加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。运算方案通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。 3十进制加法器电路设计加法电路的实现用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。由于一位8421BCD 数A加一位数B有0到18这十九种结果。而且由于显示的关系,当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表：

10进制加法计数器课程设计

西北师范大学知行学院数字电子实践论文课题：74ls161组成的十进制加法计数器（置数法）班级：14电本学号：14040101114 姓名：于能海

指导老师：崔用明目录第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)

第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。本十进制加法计数器是基于74161芯片而设计的，该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter

做一个五进制的加减法计数器

做一个五进制的加减法计数器 The final edition was revised on December 14th, 2020.

做一个五进制的加减法计数器

做一个五进制的加减法计数器，输入控制端为1 时，做加法，为0时，做减法，用JK 触发器实现。第一步：根据要求进行逻辑抽象，得出电路的原始状态图。取输入数据变量为X,检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S。状态由S o 做加1运算，状态转为S i,输出为0;状态S i做加1运算，转为状态S2, 输出为0;状态S2做加1运算，转为状态S3,输出为0;状态S3做加1运算，转为状态S，输出为0;当状态S继续做加1运算时，状态由S转到S o,输出为1。当X=0时，计数器作减“ 1”运算。状态由S0做减1运算，此时产生借位，状态转为S,输出为1；状态S4做减1运算，转为状态S3, 输出为0;状态S3做减1运算，转为状态S2,输出为0;状态S2做减1运算，转为状态S,输出为0;状态S做减1运算，状态由S转为状态S0, 输出为0。由此得出状态转换图：

第二步：状态编码。该电路是五进制计数器，有五种不同的状态，分别用S o、S i、S2、S3、S表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1vN<2，当N=5时，n=3,选触发器的个数n=3。触发器按自然态序变化，采用二进制计数编码。设S o=OOO，S=001，S2=010，S3=011，S=100。状态转换表如下:

现态Q n Q n Q n 次态 Q n+1Q n+1Q n+1 /输出 Z X=0 X=1 000 100/1 001/0 001 000/0 010/0 010 001/0 011/0 011 010/0 100/0 100 011/0 000/1 第三步：求出输出方程，状态方程和驱动方程（控制函数）用JK 触发器构成逻辑电路，JK 触发器的特性方程CT 二J Q n + K n n n n Z=X Q 3 + X Q 3 Q Q XQ 01 11 10 1 0 X X X 丄 A 0 0 0 00 01 11 10 (1) Q 。 00 01 11 10

十进制加法计数器 (3)

EDA技术与VHDL实验报告一实验题目：十进制加法计数器二实验目的：设计带有异步复位和同步时钟使能的十进制加法计数器。三实验内容: 编写十进制加法计数器的VHDL实现程序；通过电路仿真和硬件验证，了解变量的使用方法，以及“（OTHERS=>X）”的使用方法。四实验原理：十进制加法计数器的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) V ARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能） IF CQI < 9 THEN CQI := CQI + 1; --允许计数检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号 ELSE COUT <= '0'; END IF; CQ<= CQI; --将计数值向端口输出END PROCESS; END behav;

2位10进制加法计数器课程设计

目录第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (1) 1.3 设计内容及要求 (1) 第2章设计方案 (2) 2.1 系统框图 (2) 2．2主要芯片功能介绍 (2) 2.2.1 四位二进制计数器74161介绍 (2) 2.2.2七段显示译码器7448介绍 (3) 2.3 工作原理 (4) 第3章硬件设计 (5) 3.1 单元电路设计 (5) 3.2 总硬件电路图 (7) 第4章仿真与试验 (8) 4.1 仿真结果 (8) 4.2 调试中遇到的问题 (8) 第5章结论和体会 (9) 第6章参考文献 (10)

第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。本十进制加法计数器是基于74161芯片而设计的，依靠传感器感应外界信号，传感器在感应范围内有物体时输出低电位，反之则是高电位。当传感器的感应范围内有物体移过时，传感器电位由高到低再到高，出现上跳沿。计数器会自动加一，并将在数码管上显示。本十进制加法计数器有两位七段数码管。可计数0~99个物体，并易于扩展。该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 1.2 设计目的 1、综合运用相关课程中所学到的理论知识去独立完成某一设计课题； 2、学习用集成触发器构成计数器的方法； 3、进一步熟悉常用芯片和电子器件的类型及特性，并掌握合理选用器件的原则； 5、初步了解电路设计、仿真的过程和方法； 4、锻炼分析问题解决问题的能力； 1.3 设计内容及要求 1、具有2位10进制计数功能； 2、利用传感器，不接触计数； 3、每一个物体经过，计数器自动加1； 4、具有显示功能； 5、并用相关仿真软件对电路进行仿真。

做一个五进制的加减法计数器

一、做一个五进制的加减法计数器，输入控制端为 1时，做加法，为0时，做减法，用JK 触发器实现。第一步：根据要求进行逻辑抽象，得出电路的原始状态图。取输入数据变量为X ，检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S o 。状态由S o 做加1运算，状态转为S 1,输出为0;状态S 1做加1运算，转为状态S 2,输出为0;状态S 2 做加1运算，转为状态S 3,输出为0;状态S 3做加1运算，转为状态S 4,输出为0;当状态S 4继续做加1运算时，状态由S 4转到S 0,输出为1。当X=0时，计数器作减“ 1”运算。状态由S 0做减1运算，此时产生借位，状态转为 S 4,输出为1；状态S 4做减1运算，转为状态S 3,输出为0；状态S 3做减1运算，转为状态S 2,输出为0；状态S 2做减1运算，转为状态减1运算，状态由S 1转为状态S 0,输出为0。由此得出状态转换图：第二步：状态编码。该电路是五进制计数器，有五种不同的状态，分别用 S 4表示五种状态，这五种状态不能作状态化简。在状态编码时，当N =5时，n=3,选触发器的个数n=3。触发器按自然态序变化，采用二进制计数编码。设 S 0=000, S 1=001, S 2=010, S 3=011, S 4=100。 S 1,输出为0;状态S 1做 S 0、S 1、S 2、S 3、依据 2n+1

Z=X Q n3 + X Q3n Q2n Q i n 现态Q3n Q2n Q i n次态Q3n+1 Q2n+1Q1n+1/输出Z X=0 X=1 000 100/1 001/0 001 000/0 010/0 010 001/0 011/0 011 010/0 100/0 100 011/0 000/1 状态转换表如下: 第三步: 求出输出方程，状态方程和驱动方程（控制函数）。- - 用JK触发器构成逻辑电路，JK触发器的特性方程Q n+1=J Q n+ K Q n。

六进制计数器

六进制计数器一．目的和意义：意义：通过课程设计锻炼动手能力和思维能力。培养自学能力和阅读理解力。目的：增强对所学知识的认识，加深电路的理解，使所学知识形成一个串联网巩固知新。扩展知识面。使自己对所学知识有一个总括的把握。二．设计要求及分析： 1 要求：设计一个六进制计数器 2 分析可知： 1）输入必需是二进制数。 2）用555定时器来产生1HZ的信号脉冲，作为CP的输入信号。 3）通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示。 4）使数码管从0—5循环显示。三．方案的可行性论证。四．工作原理： 1．用555定时器产生1HZ的脉冲信号作为CP的输入。 1）555定时器的介绍 555定时器是目前应用最多的一种时基电路，电路功能灵活，使用范围广，只要在外部配上几个阻容元件，就可以构成单稳、多谐和施密特电路。因而在定时、检测、控制、报警等方面都有广泛的应用。典型的TTL定时器有5G555、CMOS定时器有CC7555、CC7556（双定时）。下面以CMOS产品CC7555为例进行分析。 555定时器的电路内部结构及工作原理图中为CC7555定时器内部结构的简化原理图。它包括两个电压比较器C1和C2、一个RS触发器、一个放大管V、三个5k电阻构成的分压电路和由两个反相器构成的输出缓冲级。R为触发器的直接复位端。定时器锝工作主要取决于比较器，比较器的输出控制RS触发器和放电管V的状态。

当加上电源Vdd后，比较器C1的反相输入端即控制端（CO）的电压为2Vdd/3；比较器C2的同向输入端电压为Vdd/3。当阀值输入端（TH）即比较器C1的同向输入端相位高与2Vdd/3时，比较器C1输出高电平，使RS触发器置0，输出Q=0，而Q/=1使放电管V导通。当触发输入端（/TR）即比较器C2的相反输入端电位低于Vdd/3时，比较器C2输出高电平，使RS触发器置1，输出Q=1，而/Q=0使放电管V截止。当阀值输入端TH电位低于2Vdd/3，触发输入端/TR电位高于Vdd/3时，比较器C1、输出均为0，即R、S端均为0，输出维持不变。如果在控制端（CO端）外加一控制电压，可改变电路的阀值输入电压和触发输入电压。 555定时器的功能如表所示。表1-3 555定时器功能表 2）在此电路中是用555定时器构成占空比可调的多谐振荡器，要输出1HZ的信号脉冲，就得使占空比q=50%，就得采用如图1-2所示的改进电路。因为在电容的充电于放电过程中R2上的电压极性相反，所以利用二极管的单向导电性使电容冲放电时间为不同得数值。设R1=R2=10K，滑动变阻器Rw=20K，调节滑动变阻器使得Rw1=Rw2，使输出的脉冲信号为1HZ，求电容C1的值。解：由要求可知周期T=1S 由公式T=T1+T2=0.7（R1+Rw1+R2+Rw2）C1可得 C1=T/0.7（R1+Rw1+R2+Rw2）=36uF 电容充电时二极管VD1导通、VD2截止，充电时间为 T1=（R1+Rw1）C1ln2≈0.7（R1+Rw1）C1=0.5S 而电容放电时VD1截止、VD2导通，放电时间为 T2=(R2+Rw2)C1ln2≈0.7(R2+Rw2)C1=0.5S 此时就输出占空比q=50%的1HZ信号脉冲。