一种基于UVM面向RISCCPU的可重用功能验证平台_谢峥

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深圳市科技计划基础研究(JCYJ20120614150044545)资助

收稿日期: 2013-03-15; 修回日期: 2013-03-29; 网络出版日期: 2013-09-11

北京大学学报(自然科学版), 第50卷, 第2期, 2014年3月

Acta Scientiarum Naturalium Universitatis Pekinensis, Vol. 50, No. 2 (Mar. 2014) doi: 10.13209/j.0479-8023.2014.031

一种基于UVM 面向RISC CPU 的

可重用功能验证平台

谢峥 王腾 雍珊珊 陈旭 苏吉婷 王新安?

北京大学深圳研究生院集成微系统科学工程与应用重点实验室, 深圳 518055; ? 通信作者, E-mail: anxinwang@https://www.360docs.net/doc/b12131121.html,

摘要 以UVM 验证方法学和UVM1.1标准库为基础建立验证环境, 按照面向方面的模式分离功能、时序和结构属性, 设计参考模型, 在事务级利用知识库自动产生高功能覆盖率效果的测试用例。面向RISC CPU 的功能验证实现领域重用, 以PKU-DSPII 为例建立完整的验证平台。实验结果表明, 可重用性得到大幅提升, 且测试用例的覆盖率效果提升约7%。

关键词 UVM; 面向方面建模; 智能验证; 领域知识重用; 验证自动化 中图分类号 TN47

A RISC CPU Oriented Reusable Functional Verification

Platform Based on UVM

XIE Zheng, WANG Teng, YONG Shanshan, CHEN Xu, SU Jiting, WANG Xin’an ?

Key Lab of Integrated Micro System Science Engineering and Application, Shenzhen Graduate School of Peking University,

Shenzhen 518055; ? Corresponding author, E-mail: anxinwang@https://www.360docs.net/doc/b12131121.html,

Abstract With a verification environment based on the UVM (universal verification Methodology) verification methodology and UVM1.1 standard library, building a reference model through the aspect-oriented paradigm and separation of properties of function, timing and structure and generating the high functional coverage test cases based on knowledge base at the transaction level, the integrated verification platform took the PKU-DSPII as example, to implement RISC CPU-oriented functional verification and domain reuse. Experimental results show that the reusability is enhanced significantly and the coverage efficiency of the test cases improves about 7% relatively.

Key words UVM; aspect-oriented modeling; intelligent verification; domain knowledge reuse; verification automation

随着数字集成电路设计规模的不断扩大, 功能验证已经成为影响芯片产品上市时间和一次性工程费用的关键因素。为了满足功能验证对快速且全面的要求, 验证方法学在过去十年得到快速发展, 包括基于断言(assertion)的验证、基于约束随机的验证、基于覆盖率的验证、基于硬件加速的验证等。在基于仿真的验证方法中, 对于快速的要求, 主要通过重用来实现, 硬件加速等方法为辅。对于全面的要求, 主要由知识储备来指导, 以评审和仿真

器对功能覆盖率以及代码覆盖率的收集为验收标准。以EDA 厂商为代表, 推动验证方法学的发展, 主要体现在VMM 和UVM 等方法学的相继提出和继续完善上, 以及VIP(验证知识产权核)的提供。这些改进为代码级别的重用打下坚实的基础, 取得很好的效果(图1)。面对功能更复杂的设计, 在测点分析的全面性和快速性, 测试用例产生的高效性和准确性等方面提出更高的要求。

现有VIP 是验证重用性的代表, 其中成功的案

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例主要是提供了标准接口的总线功能模型, 对于测点的全面性并没有给予特别的帮助, 其后断言的提供从侧面有限地解决了部分问题。然而领域内重用是根据DUT 所属的领域不同, 对于特定领域辅助测点分析和激励产生提供的重用技术, 可以弥补现有VIP 的不足, 在特定领域内形成一套完整的黄金测试用例或用例产生方法, 引导验证人员选择符合特定设计需要的用例或方法, 从而做到与现有VIP 的无缝衔接, 从测试用例的层次解决全面性问题。

重用性主要分为纵向和横向两个方面。领域内重用主要体现在同领域内, 相似产品之间测试用例和测试用例产生方法的重用机制。跨领域重用, 主要在不同领域之间使用相同或相似的设计方法, 包括重用设计方法、模型或模式的测试用例产生方法。纵向重用性主要体现在同一个项目在不同时期和阶段对早期资源的重复利用。本文介绍的功能验证平台, 在验证环境的搭建中, 使用UVM 的验证方法和最新的UVM1.1标准库, 在测试用例的产生中, 引入领域重用和专家知识库的概念, 面向RISC CPU 领域, 重用测试用例产生方法。在参考模型的

建立中, 按照面向方面的模式, 将模型的功能、时序和结构等属性分离进行建模, 以提高验证中纵向和横向的重用性, 并根据覆盖率的要求迅速收敛。

1 通用验证方法学

1.1 UVM 方法学

通用验证方法学UVM (Universal Verification Methodology), 起源于OVM (Open Verification Methodology), 是由Cadence, Mentor 和Synopsys 联合推出的新一代验证方法学。如图2所示, UVM 采用树形的组织结构管理验证平台的各个部分。图3为UVM 中常用的类及其继承关系[2]。

UVM 中的Factory 机制, 通过建立一张表格, 利用宏完成注册, 对new 函数重写并为其他机制的实现提供可能, 例如, 利用create_omponent_by_ name 函数实现根据类名创建一个类实例的功能、override 功能和field automation 机制的实现等。如图4所示, UVM 中的phase 机制,

通过依次执行两

图 1 验证方法学的历史与发展[1]

Fig. 1 History and development of the

verification methodologies [1]

图 3 UVM 的常用类

Fig. 3

Common classes of UVM

图 2 UVM 的树形组织结构

Fig. 2 Organizational structure tree of UVM

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种phase, 即自下而上启动执行消耗仿真时间的task

phase 和自下而上执行不消耗仿真时间的function

phase (其中build_phase 自上而下执行), 来梳理uvm_component 之间的执行顺序;

通过objection 的raise 和drop 对验证平台进行控制, 通过插入用户自定义phase 、划分domain 以及设置其间的同步, 实现对phase 运行安排的控制, 特别是对run_time phase 的控制。UVM 中的field_automation 机制简 化了transaction 的print, clone, compare, copy, pack 和unpack 等操作。UVM 中的sequence 机制利用virtual sequence 和virtual sequencer (或者event)实现sequence 之间的同步, 使用uvm_do 宏简化sequence 的产生, 实现sequence 间的层次化嵌入并修改约束以达到重用的目的, 控制sequence 产生不同的激励并结合phase 和config 机制控制验证平台的关闭。UVM 中config 机制, 按照高层次优先级高的原则进行set 和override, 使用Factory 机制的注册可以省略get, 以半个全局变量的形式传递数据, 实现对验证平台中各种参数的配置。UVM 使用blocking 和nonblocking 类型的port 结合FIFO 实现TLM-2.0 (transaction level modeling)的通信。UVM 提供register model, 通过frontdoor 和backdoor 的方式访问寄存器或存储, 实现对寄存器和存储的验证和覆盖率收集。UVM 利用callback 机制提高验证平台 的重用性, 特别是在建立VIP 的过程中, 结合 messaging 机制中对信息的优先级进行划分并对verbosity 进行设置, 可以更好地完成debug 。

1.2 UVM 验证平台

1.2.1 RSIC CPU 结构

本文提出的验证平台成功应用于PKU-DSPII 芯片的开发。PKU-DSPII 是一款高速低功耗的MCU, 其核心部件为一颗16位内嵌自定义专用精简指令集处理器(RISC CPU), 主频可达100 MHz 以上, 如图5所示, 现已流片成功并通过测试。该内核采用 4级流水结构(如图6所示): 取指级(IF)、译码级(ID)、执行级(EX)和写回级(WB)。主要功能逻辑模块包括: 分支逻辑、分配逻辑、前推逻辑、译码逻辑、算术逻辑单元ALU 、乘累加器MAC 、地址产生器AGU 、数据缓存cache 、写回逻辑、流水线管理单元和异常管理单元等。

1.2.2 验证平台的搭建

如图7所示, 向module top 模块导入含有共用参数的test_params_pkg 以配置DUT 和验证环境, 同时设定时钟和复位信号, 例化并连接DUT 和接口interface, 将实际接口通过configuration database 连入验证环境指定的虚拟接口virtual interface, 并选取需要的testcase 执行。Testcase 层中不同的testcase 设置所需的不同的配置信息, 通过configuration database 逐层传递, 每一层的配置信息都从其上一层获取, 并且测试和环境配置分离。Testcase 中包含的验证环境environment 可以嵌套environment, 这样可以通过系统验证环境嵌套子系统验证环境、子系统验证环境嵌套模块级验证环境的方式, 实现验证组件的重用。为实现对多接口同时独立的控制, 验证环境中需要virtual sequencer 发送virtual sequence, virtual sequencer 中包含指向不同子环境中sequencer 或virtual sequencer 的handle, virtual sequence 中包括对不同sequencer 发射的sequence 操作。模块级验证环境包括: 用于和DUT 通讯并传递分析数据包的agent, 判断数据处理正确与否包含有预测和评估两部分功能的scoreboard, 收集覆

图 4 UVM 中的phase Fig. 4 Phase in UVM

图 5 芯片微照片和测试电路板

Fig. 5 Micro photo of the chip and testing board

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盖率信息的coverage, 同时控制多个agent 中sequ- encer 的virtual sequencer 。Agent 作为Verification Component [3], 包含用于发送sequence 的sequencer 、与sequncer 相互通信并按照通信协议完成事务级与信号级相互转换的驱动器driver 以及观测器monitor 、事务级的包结构sequence item 、向高抽象层传输事务级分析信息包的分析端口analysis port

(AP)、用于分析覆盖率和功能正确性的coverage 和checker 等analysis component (AC)、配置信息config 。例如is_active 表示agent 属性是active 或passive, active 时激活driver 通路, passive 时激活monitor 通路。Monitor 和driver 中的virtual inter- face (vi)根据配置信息指向实际接口interface 的句柄, 完成与实际硬件的通信。

图 6 RISC 流水线结构

Fig. 6 Pipeline structure of the RISC

图 7 UVM 验证平台 Fig. 7 UVM testbench

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1.2.3 子环境的重用

采用自底向上从模块或子系统到系统级的验证, 增加了系统级验证的可观性, 提高了子系统或模块级的验证资源的可重用性。对于流水线管理单元(PMU)这样的整体控制模块, 涉及到各流水段的freeze 和flush 操作, 模块级验证时, 测试用例的分析和产生方法, 将指导流水线整体功能测试用例的形成和功能覆盖率的收集。如图8所示, 对于PMU 这样的时序严谨的模块或者协议中有严格规定时序规格的模块, 验证时在interface 中嵌入SVA 断言。在系统级验证时, 使用bind 技术连接interface 与DUT 内部信号[4], 再使用config 机制将interface 的句柄指向验证环境中monitor 的virtual interface, 或者使用抽象类的方式, 重用该接口中的断言。

2 面向方面的建模

面向方面的思想基于关注点分离, 将系统中不同的关注点分离出来并进行单独设计, 以解决面向对象中遇到的问题, 比如横切关注点。面向方面可以剥离功能需求中的非功能需求。所有非功能属性的实现都依附于功能属性的实现, 导致非功能属性的实现代码交织进入功能属性的实现代码。横切关

注点和功能性关注点的交互点比较有规律, 因此可以在程序中准确描述出横切功能在程序中执行的具体位置和执行的具体时机[5]。

对RISC CPU 建立参考模型, 特点在于指令集的稳定性和实现结构的多变性, 即在统一架构的RISC CPU 中, 拥有较为固定的指令集, 指令执行的功能相对固定, 为系统的开发提供稳定的软硬件划分边界, 对实现结构进行不断改良和优化调整, 以达到高性能, 甚至在不同指令集的RISC CPU 之间, 仍存在指令功能的重叠。基于此特点, 为提高RISC CPU 参考模型的重用性, 需要将其中功能固定的部分从结构中分离出来, 而在新的实现结构中重用, 为新结构快速搭建参考模型。本验证平台中在对RISC CPU 进行参考模型的设计时, 引入面向对象的模式, 对指令集的功能、时序安排、结构属性等关注点进行分离, 如图9所示。

RISC CPU 参考模型分离出的功能方面, 设计中预留便于切入的关键连接点(joinpoint), 主要包括数据结构声明单元、寄存器初始化单元、输入处理单元、功能仿真单元和仿真结果输出单元。数据结构声明单元根据寄存器配置信息声明寄存器的个数及每个寄存器的名称及数据位宽,

声明保存指令

图 8 PMU 验证环境及其集成重用

Fig. 8 PMU verification environment and its integrated reuse

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信息所用的数据结构。寄存器初始化单元根据寄存器配置信息中的复位值, 初始化寄存器的值。输入处理单元根据输入的指令机器码的特征判断指令类型、提取指令信息以确定指令的功能, 并将指令信息转换为数据结构声明单元中声明的数据结构并保存。功能仿真单元根据输入处理单元中确定的指令的功能, 完成指令的功能仿真。仿真结果输出单元将功能仿真单元的功能仿真结果按一定格式输出。 RISC CPU 参考模型分离出的时序方面, 根据

RISC CPU 在具体实现中选择的流水线架构, 对应功能方面中的关键连接点、设计切入点(pointcut)以及时序相关的通知(advice)。读入单元用于读入指令。类型判定单元从读入的指令判定每个指令的类型, 然后输出带标识类型的指令。情况区分单元根据带标识类型的指令, 结合RISC CPU 在具体实现中的控制信号, 判断区分当前工作时钟周期下的场景类型, 场景类型包括特殊情况(启动流水线管理或受到流水线外部的直接控制)、中断情况、异常情况和一般情况。周期计算单元根据场景类型以及当前时钟周期在设计实现中的控制信号, 对切入点处的时序进行计算。

RISC CPU 参考模型分离出的结构方面, 对应RISC CPU 在具体实现中各模块划分和端口设计, 将关键连接点映射到相应的端口上。该建模过程各方面

都可以独立设计, 使得模型开发的并行度得到提高,

同时减少了各方面之间的影响, 提高了可重用性。

3 领域内重用与实验结果分析

领域分析是对特定应用领域中共同的特征、知识、需求的标示、分析和规约, 目标是发现和挖掘在特定领域内可以被复用的构件。功能验证中的领域重用, 主要通过运用领域内的知识分析出功能特性、行为模型、测点分类等, 以解决测试用例级别的全面性和重用性问题, 多以功能验证中的故障模型和专家知识等信息为输入。用于领域分析的专家知识库包含形式化的模型和非形式化的模型, 并且非形式化的模型在描述领域内的特性时, 可以弥补复杂的真实环境与形式化模型之间的缝隙。为了分析的全面和高效, 文献[6]提出结构化的分析模型。基于标准、协议或功能的测试用例从顶向下分析, 基于硬件资源和硬件结构的测试用例从底向上分析。模块或子系统的功能测例, 从更高抽象层次分析, 从而提高测试用例和测试环境的重用性。

面向RISC CPU 的测例设计, 引入验证故障模型。其中FIFO 验证不仅需要验证到full 和empty 的状态, 还需要持续在almost full 和almost empty 界限之间波动, 以验证出可能存在的更深入的bug 。对PMU 中的各条状态路径进行遍历, 以验证流水线的各种freeze 和flush

情况。专家知识库会根据

图 9 基于面向方面思想的参考模型建模过程 Fig. 9 Aspect oriented modeling process of reference model

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该领域内具体的实现结构给出测点分析的指导, 对于一个结构尚未清晰的RISC CPU, 需要基本的验证是所有单条指令的执行结果, 以及对各通用寄存器、控制寄存器的访问。对于单流水线的结构, 根据流水级数验证流水线中承载的指令组合序列。验证引起流水线数据冲突、控制冲突、结构冲突的指令组合。数据冲突包括出现在一般流水结构中多以前推逻辑实现数据旁路的写读冲突以及可能出现在多流水线结构的超标量处理器中的读写冲突和写写冲突。控制冲突发生在跳转指令和分支指令的执行过程。结构冲突发生在指令与数据之间的存储器或寄存器堆端口的使用冲突上。

图10为Forwarding logic 在随机指令和领域知识引导的随机指令两种条件下语句和分支覆盖率的效果。验证场景为无中断和错误激励的非访存指令序列, 在普通的约束性随机的合法指令中, 加入领域重用的内容, 对测试指令序列在100~200, 200~ 300, 300~400, 400~500之间增加不同类型写读冲突的引导性随机。在第100条随机指令之后, 每隔50条指令设置一个覆盖率采样点, 能看出在增加引导的起点对覆盖率有明显的提升。400~500段的实验

数据表明, 引入领域重用的专家知识库内容, 可以在约束性随机的前提, 普通随机过程已基本达到饱和的状态下, 使未到达验收标准的覆盖率继续保持一定的增长空间。500指令测试结束后, 语句覆盖率绝对提升3.7%, 相对提升6.17%, 分支覆盖率绝对提升4.6%, 相对提升7.85%。实验结果说明专家知识库的领域重用, 能在更少的测试用例中包含更多的边角情况以保证更高的覆盖率。

4 总结

面向RISC CPU 的验证平台通过引入UVM 验证方法学、面向方向的建模思想和领域内重用的专家知识库, 从验证环境的搭建、参考模型的建模和测例的产生3个角度分别构建可重用资源, 提升了验证的快速性和准确性。UVM 测试平台的模块化架构促进了验证组件在不同项目之间的横向重用性和同一项目中高层环境集成的纵向重用性。面向方面的建模通过先分离再编织的方式对横切关注点进行的独立设计, 提高了建模代码的重用性、可维护性、可读性。领域内重用的专家知识库, 弥补了现有VIP 中缺失的testcase 层级的构成来源, 引导完整的测点提取过程, 通过对测试激励中约束部分的调整, 使验证过程的覆盖率快速收敛。

参考文献

[1] Rosenberg S, Meade K A. A practical guide to

adopting the universal verification methodology

(UVM)[M/OL]. San Jose: Cadence Design Systems Inc, 2010[2011–10–15]. https://www.360docs.net/doc/b12131121.html,/thread- 302109-1-1.html

[2] Accellera Organization. Universal verification metho-

dology (UVM) 1.1 class reference [EB/OL]. (2011) [2011–10–15]. https://www.360docs.net/doc/b12131121.html,/downloads/ standards/uvm

[3] Allan G, Baird M, Edelman R, et al. UVM/OVM online

methodology cookbook favorite UVM recipes for

DAC’11[M/OL]. Wilsonville Oregon: Mentor Graphics Corporation, 2011[2011–10–15]. https://verification- academy. com/cookbook/uvm

[4] Rich D. The missing link: the Testbench to DUT connection. Fremont, CA: Design and Verification Technologies Mentor Graphics, 2013

[5] 王斌, 盛津芳. 面向方面软件开发的理论、技术与实

践. 北京: 中国电力出版社, 2011: 5

[6] Xie Zheng, Wang Xin’an, Lian Zhibin, et al. A novel

intelligent verification platform based on a structured

analysis model. Science China Information Sciences, 2013, 56(6): 1–14

图 10 Forwarding logic 验证中的领域重用 Fig. 10 Domain knowledge reuse in the verification

of Forwarding logic model