EDA实验 模4计数器的设计和仿真

EDA实验 模4计数器的设计和仿真
EDA实验 模4计数器的设计和仿真

EDA实验模4计数器的设计和仿真

一、实验目的:

熟练使用quartersⅡ软件,学会使用逻辑图设计模4计数器并进行仿真。

二、实验内容:

用逻辑图设计模4计数器并进行仿真与分析。

三、实验方法:

实验方法:

采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII软件仿真平台,采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

实验步骤:

1、绘制逻辑图。打开QuartusII软件平台,点击File中得New建立一个文件。编写的文件名与实体名一致,点击File/Save as以“.vhd”为扩展名存盘文件。

2、按照实验箱上FPGA的芯片名更改编程芯片的设置。操作是点击Assign/Device,选取芯片的类型。

3、编译与调试。确定逻辑图文件为当前工程文件,点击Complier进行文件编译。编译结果有错误或警告,则将要调试修改直至文件编译成功。

4、波形仿真及验证。在编译成功后,点击Waveform开始设计波形。点击“insert the node”,按照程序所述插入q[1..0],clk,任意设置各输入节点的输入波形…点击保存按钮保存。

5、时序仿真。(具体过程,操作细节以及实验过程截图见下面具体操作,都有说明。)

6、FPGA芯片编程及验证。(具体细节和过程看后续的实验过程的说明)

四、实验过程:

1、编译过程(可先绘制逻辑图再建工程,也可先建工程再建文件)

a)绘制逻辑图。打开QuartersII软件平台,点击file中的New新建一个文件。弹出一个窗口,选择Block Diagram选项;

新建文件,然后绘制实验要用到的逻辑图,双击空白处,选择要用到的器件并用适当的线把各元件连接好并进行命名,绘制的模4计数器的逻辑图如下:

接着保存文件,点击File/Save as,接着建一个工程,并保存。b)按照实验箱上FPGA的芯片名更改芯片的设置,选取芯片类型。设置如下图所示:

c)工程建好后,进行编译和调试。点击Processing->Compilation Tool,进行文件全编译,全编译的窗口如下:

2、波形仿真

a)波形仿真过程。点击file->new,选择Vector Waveform File,新建一个波形仿真文件,然后在空白处点击右键,选择“Insert Node or Bus”,出现一个对话框,进行添加节点,过程如下图所示

然后输入时钟激励信号,并进行参数设置,两个重要的参数:End time结束时间和Grid size网格大小。点击Edit->Value->Clock,出现一个对话框设置时钟激励周期,相位以及其他参数,点击OK,显示波形图如下:

接着保存波形文件,然后进行仿真。在仿真之前要先生成功能仿真表,首先要先设置仿真模式。

然后点击菜单项Processing->Generate Function Simulation Netlist,产生功能仿真所需要的网表

接着就能进行仿真操作了。

波形仿真。打开processing 仿真工具,如下图

出现仿真设置对话框,然后分别开始进行时序仿真和功能仿真。

这是功能仿真即波形仿真。

3、时序仿真:

a)时序仿真过程:时序仿真过程和上面相同,在仿真工具中选择时序仿真,然后进行仿真。

b)时序仿真生成波形图如下:

C)结果分析及结论:时序仿真图和功能仿真图有着相似之处,二者都表明了此逻辑的功能,但通过波形图可看到二者有些不同,时序仿真考虑了FPGA延时的特性,更接近于程序实际运行的结果,经查资料了解到实际程序在运行时会出现滞后,故时序仿真的波形图才出现了与波形仿真的不同之处,并不是当输入变化时,输出立即变化,而是延迟一会儿再变化,时序仿真更接近于实际。

4、Programming芯片编程:

a)芯片编程过程:芯片类型的选定见实验过程第一步,在新建项目是已经选定。选择Assignments—>Pins,设定引脚如下图:

然后选择Tools->programmer,点击start进行下载,下载前再进行一次全编译,则程序已被下载到实验箱。整个实验操作到此基本结束。此后便是用实验箱验

证该实验的结果。

结论:根据实验分析,可清楚的看到实验箱上的led灯有规律的亮:00,01,10,11。

五、实验总结和心得:

实验总结:通过此次释实验,回顾了以前对quarters2软件的操作,并且有了进一步的了解,纠正了以往的某些错误操作,并且熟悉了模4计数器的逻辑功能,对数字逻辑设计实验有了进一步的认识。

实验四 计数器电路设计

实验四、计数器电路的设计 一、实验目的 1、掌握计数器电路的设计方法; 2、进一步掌握电路的设计、编译、仿真和下载测试的方法。 二、实验要求 1、基本要求 1)设计一个具有异步复位和同步使能的4位二进制加法计数器 2)设计一个具有异步复位和同步使能、并行置数的加减可控的8位二进制计数器 3)设计一个具有异步复位和同步使能的BCD码加法计数电路, 2、扩展要求 1)设计一个具有异步复位和同步使能的六十进制加法计数电路 2)设计一个具有异步复位和同步使能的二十四进制加法计数电路 三、实验原理 四、实验内容及步骤 1、建立一个工程项目,路径如:D:\A0512301\forth,项目名和顶层实体名为count。 2、设计一个具有异步复位和同步使能的4位二进制计数器,并进行编译仿真与下载测试; 3、设计一个具有异步复位和同步使能、并行置数的加减可控的8位二进制计数器,并进行编译仿真与下载测试; 4、设计一个具有异步复位和同步使能的十进制加法计数电路,并进行编译仿真与下载测 试; 五、参考程序 1、四位加法计数器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ; END IF; END PROCESS ; Q <= Q1 ; END bhv; 2、异步复位,同步使能十进制加法计数器 LIBRARY IEEE;

模电仿真实验 共射极单管放大器

仿真实验报告册 仿真实验课程名称:模拟电子技术实验仿真仿真实验项目名称:共射极单管放大器 仿真类型(填■):(基础■、综合□、设计□) 院系:专业班级: 姓名:学号: 指导老师:完成时间: 成绩:

一、实验目的 (1)掌握放大器静态工作点的调试方法,熟悉静态工作点对放大器性能的影响。 (2)掌握放大器电压放大倍数、输入电阻、输出电阻及最大不失真输出电压的测试方法。 (3)熟悉低频电子线路实验设备,进一步掌握常用电子仪器的使用方法。 二、实验设备及材料 函数信号发生器、双踪示波器、交流毫伏表、万用表、直流稳压电源、实验电路板。 三、实验原理 电阻分压式共射极单管放大器电路如图所示。它的偏置电路采用(R W +R 1)和R 2组成的分压电路,发射极接有电阻R 4(R E ),稳定放大器的静态工作点。在放大器的输入端加入输入微小的正弦信号U i ,经过放大在输出端即有与U i 相位相反,幅值被放大了的输出信号U o ,从而实现了电压放大。 在图电路中,当流过偏置电阻R 1和R 2的电流远大于晶体管T 的基极电流I B 时(一般5~10倍),则它的静态工作点可用下式进行估算(其中U CC 为电源电压): CC 21W 2 BQ ≈ U R R R R U ++ (3-2-1) C 4 BE B EQ ≈I R U U I -= (3-2-2) )(43C CC CEQ R R I U U +=- (3-2-3) 电压放大倍数 be L 3u ||=r R R β A - (3-2-4) 输入电阻 be 21W i ||||)(r R R R R += (3-2-5) 图 共射极单管放大器

实验四、 计数器的设计 电子版实验报告

实验四:计数器的设计 实验室:信息楼247 实验台号: 4 日期: 专业班级:机械1205 姓名:陈朝浪学号: 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 (一)用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态,因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来,就可以表示N位二进制 数。(用两个74LS74设计实现) (二)利用74LS161设计实现任意进制的计数器 设计要求:学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示:设计任意计数器可利用芯片74LS161和与非门设计,74LS00为2输 入与非门,74LS30为8输入与非门。 74LS161为4位二进制加法计数器,其引脚图及功能表如下。

三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器

四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图,并说明设计思路。

设计思路:四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环,第一个无效状态为0100 1,置位法设计四进制计数器:当检测到输入为0011时,先输出显示3,然后再将D 置于低电位,计数器输出Q3Q2Q1Q0复位。 2,复位法设计四进制计数器:当检测到第一个无效状态0100时,通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答:D触发器是cp上升沿触发,JK触发器是下降沿触发。 2. 74LS161是同步还是异步,加法还是减法计数器? 答:同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答:加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时,Q3和Q1全为1,Q1,Q3接与非门,输出作为复位信号,使所有触发器复位,从而去掉了后6个状态。

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) (一)设计步骤 (4) (二)数字钟的构成 (4) (三)数字钟的工作原理 (5) 六、总结 (9) 1

一、前言 此次实验是第一次做EDA实验,在学习使用软硬件的过程中,自然遇到很多不懂的问题,在老师的指导和同学们的相互帮助下,我终于解决了实验过程遇到的很多难题,成功的完成了实验,实验结果和预期的结果也是一致的,在这次实验中,我学会了如何使用Quartus II软件,如何分层设计点路,如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解,将其运用到了实际中来,明白了学习电子技术基础的意义,也达到了其培养的目的。也明白了一个道理:成功就是在不断摸索中前进实现的,遇到问题我们不能灰心、烦躁,甚至放弃,而要静下心来仔细思考,分部检查,找出最终的原因进行改正,这样才会有进步,才会一步步向自己的目标靠近,才会取得自己所要追求的成功。 2

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法; 4通过实训学习元器件的选择及集成电路手册查询方法; 5通过实训掌握电子电路调试及故障排除方法; 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求: 1、24小时为一个计数周期; 2、具有整点报时功能; 3、定时闹铃(未完成) 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”,“分”,“秒”计数器和定时器组成。干电路系统由秒信号发生 3

模电仿真实验报告。

模拟电路仿真实验报告 张斌杰生物医学工程141班 MUltiSim软件使用 一、实验目的 1、掌握MUltiSim软件的基本操作和分析方法。 二、实验内容 1、场效应管放大电路设计与仿真 2、仪器放大器设计与仿真 3、逻辑电平信号检测电路设计与仿真 4、三极管Beta值分选电路设计与仿真 5、宽带放大电路设计与仿真 三、MUItiSim软件介绍 MUItiSim是美国国家仪器(NI)有限公司推出的以WindOWS为基础的仿真工具,适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式,具有丰富的仿真分析能力。工程师们可以使用MUItiSinl交互式地搭建电路原理图,并对电路进行仿真。MUltiSiIn提炼了SPICE 仿真的复杂内容,这样工程师无需懂得深入的SPlCE技术就可以很快地进行捕获、仿真和分析新的设计,这也使其更适合电子学教育。通过MUItiSiIn和,PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到和测试这样一个完整的综合设计流程。 实验名称:

仪器放大器设计与仿真 二、实验目的 1、 掌握仪器放大器的设计方法 2、 理解仪器放大器对共模信号的抑制能力 3、 熟悉仪器放大器的调试功能 4、 掌握虚拟仪器库中关于测试模拟电路仪器的使用方法,如示波器,毫伏 表信 号发生器等虚拟仪器的使用 三、设计实验电路图: 四、测量实验结果: 出为差模放大为399mvo 五、实验心得: 应用MUIti S im 首先要准备好器件的PSPiCe 模型,这是最重要的,没有这个 东西免谈,当然SPiCe 高手除外。下面就可以利用MUItiSinl 的元件向导功 能制作 差模分别输入信号InW 第二条线与第三条线: 共模输入2mv 的的电压,输出为2mv 的电压。 第一条线输

计数器的设计实验报告

计数器的设计实验报告 篇一:计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器。根据计数制的不同,分为二进制计数器,十进制计数器和任意进制计数器。根据计数的增减趋势,又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前,无论是TTL还是

CMOS集成电路,都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列,就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符号如图5-9-1所示。 图5- 9-1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5-9-1,说明如下:表5-9-1 当清除端CR为高电平“1”时,计数

器直接清零;CR置低电平则执行其它功能。当CR为低电平,置数端LD也为低电平时,数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平,LD为高电平时,执行计数功能。执行加计数时,减计数端CPD 接高电平,计数脉冲由CPU 输入;在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时,加计数端CPU接高电平,计数脉冲由减计数端CPD 输入,表5-9-2为8421 码十进制加、减计数器的状态转换表。加法计数表5-9- 减计数 2、计数器的级联使用 一个十进制计数器只能表示0~9十个数,为了扩大计数器范围,常用多个十进制计数器级联使用。 同步计数器往往设有进位(或借位)输出端,故可选用其进位(或借位)输出信号驱动下一级计数器。 图5-9-2是由CC40192利用进位

实验二:+0-9999的计数器电路的设计

实验二:+0-9999的计数器电路的设计

EDA实验报告学院 电气与信息工程学院(部): 专电子信息工程

业: 学生姓 刘玉文 名: 班 电子信息工程1101 级: 学 11401700430 号: 指导教师姓 谭会生 名: 实验二:0~9999的计数器电路的设计 1.实验目的 (1)进一步熟悉和掌握Quartus II软件的使用。 (2)进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。 (3)学习和掌握VHDL进程语句和元件例化语句的使用。 2.实验内容 设计并调试好一个技术范围为0~9999的4位十进制计数器电路CNT9999,并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI 1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片)进行硬件验证。 3.实验条件 (1)开发软件:Quartus II8.0。

(2)实验设备:GW48-CK EDA实验开发系统。 (3)拟用芯片:EPM7128S-PL84。 4.实验设计 (1)系统原理框图 为了简化设计并便于显示,本计数器电路CNT9999的设计分为两个层次,其中底层电路包括四个十进制计数器模块CNT10,再由这四个模块按照图所示的原理框图构成顶层电路CNT9999。 CNT9999电路原理框图 (2)VHDL程序 计数器CNT9999的底层和顶层电路均采用VHDL文本输入,有关VHDL程序如下。 1)CNT10的VHDL源程序: --CNT10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR='1'THEN CQI<="0000"; ELSIF CLK'EVENT AND CLK='1'THEN IF ENA='1'THEN IF CQI="1001"THEN CQI<="0000";

24小时制时、分、秒计时器设计报告

时钟仿真实验报告 一、任务及要求 用51单片机设计时、分、秒计时器,具体要求如下。 1、具有时、分、秒计时功能和8位数码管显示功能,显示格式为:“时-分-秒”; 2、用Proteus设计仿真电路进行结果仿真; 3、4人组成设计小组完成,小组成员有明确分工,1人负责总体方案设计及报告撰写,2人负责功能模块函数设计,1人负责仿真电路设计及调试。 4、完成程序设计、仿真电路设计、结果仿真,完成报告并上传空间课程栏目中的课程设计报告子栏目中。 二、设计方案: 1、总体方案构思:通过使用定时计数器以及中断溢出,50ms中断溢出一次,溢出20次为1S。所以当定时溢出计数变量temp自加20次时计数变量miao自加1,直到加到第60次时miao(秒)清零,并且计数变量fen自加1,直到fen加到第60次时,fen(分)清零且shi(时)

自加1,直到shi加到第24次时,shi(小时)清零。最后经译码后,通过扫描显示模块程序将得到的时钟结果以动态显示的方式显示在8位一体共阳数码管上。 2、程序功能模块说明:此时钟程序包括时钟中断计时、延时函数、显示函数等模块 3、仿真电路构成:此次时钟程序的仿真电路的设计较简单,硬件部分主要有AT89C52单片机芯片一块、八位一体LED共阳数码管一块、8个普通电阻以及8个逻辑非门。其中8个普通电阻用作P0口上拉电阻。另外,由于数码管是共阳的,而实际程序中的位码是以低电平有效的,所以八个逻辑非门用来取反单片机输出的位码。 4、时钟计时程序设计思想分析:采用定时计数器T0,工作方式1,定时50ms,再对定时溢出中断次数计数,若溢出了20次则时间为1秒! 5、函数模块程序流程图:

模4计数器

实验一 模4计数器 一、实验目的 采用图形输入法设计模4计数器,并进行下载验证;能基本熟练其使用方法。 二、实验设备及内容 1)PC一台; 2)QuartusII配套软件; 以模4计数器为例,完成QuartusII工程设计过程:创建工程文件、电路设计、编译综合、仿真验证、管脚配置、编程下载、硬件验证测试等等。 三、实验方法 实验方法: 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台,采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 实验步骤: 1、创建工程文件 1)指定工程文件名。选择File---> New Project Wizard命令,要求工程文件名和顶层实体名一致。 2)添加源文件和用户库。本实验略去。 3)选择目标器件。Family中选Flex10k ,Target device选中Specific device selected in “Avaiable device”list 确定器件型号EPF10K20TI144-4。 4)选择第三方EDA工具。本工程默认为None. 5)工程信息确认。 2、设计输入(图形法) 1)创建设计文件。选择File-→new命令,然后选中Block Diagram/Schematic File。2)元件的放置,元件命名及连接,完成后保存文件。 3、编译 选择Processing→Compiler Tool,然后单击Start进行全编译。 4、仿真功能验证 1)建立波形文件。菜单File→New,选择Vector Waveform File。 2)添加节点。菜单Edit→Insert→Insert Node or Bus 添加相应的节点,在Radix 列表中选Binary。 3)参数设置。菜单Edit→End Time仿真结束时间改为2us,菜单Edit→Grid Size ,Period设置为100ns。 4)输入信号激励。设置时钟信号周期100ns、相位偏移0ns和占空比50%,然后保存波形文件。 5)仿真a)功能仿真,菜单Processing→Generate Functional Simulation Netlist命令,产生功能仿真网表。Assignments→Settings,单击Simulator Settings,在右侧

数字电路实验报告计数器的逻辑功能及应用word精品

数字电路实验报告 计数器逻辑功能及其应用 实验目的: 1. 熟悉中等规模集成电路计数器 74LS160的逻辑功能,使用方法及应用。 2. 掌握构成任意进制计数器的方法。 实验设备及器件: 1. 数字逻辑电路实验板 1片 2. 74HC160同步加法二进制计数器 2片 3. 74HC00二输入四与非门 1片 三、实验原理: 计数器是一个用以实现计数功能的时序部件, 它不仅可用来计脉冲数,还常用作数字系 统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分, 有同步计 数器和异步计数器。 根据计数制的不同, 分为二进制计数器,十进制计数器和任意进制计数 器。根据计数的增减趋势,又分为加法、 减法和可逆计数器。还有可预置数和可编程序功能 计数器等等。目前,无论是 TTL 还是CMOS 集成电路,都有品种较齐全的中规模集成计 数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列, 就能正确 地运用这些器件。 集成计数器74HC160是二-五-十进制计数器,其管脚排列如图。 四、实验内容 1.构成摸10计数器 实验原理图 c T 叱Tc % s c r Qa

实验结果:数码管显示为从 0到5之间变化。 3、组成模100计数器 实验结果:个位数码管随时间显示 0、1、2、3、4、5、6、7、& 9,十位数码管显示个位 进位计数结果,按 0、1、2、3、4、5、6、7、8、9变化。 五、实验心得: 本次实验,通过对计数器工作过程的探索,基本上了解了数码计数器的工作原理, 以及 74HC160 的数字特点,让我更进一步掌握了如何做好数字电子数字实验,也让我认识 到自身理论知识的不 > CL 160 实验结果:数码管显示为从 2、组成模6计数器 实验原理 图 OC LI) 0到9之间变化。

EDA实验报告-实验3计数器电路设计(DOC)

暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号:A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V;EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接,其余VCCIO均断开;独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V;独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍,如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器(程序为T3-1); 2、用74390构成8位二——十进制异步计数器(程序为T3-2); 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器(程序为T3-3): 0,2,5,3,4,6,1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路,学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路,并且结合使用VHDL语言设计转换模块与接口模块,最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器(程序为T3-1)

模电仿真实验1

实验1:EWB仿真软件练习 ——晶体三极管放大电路特性研究 一、实验内容 1. 创建如图1.1所示的实验电路,并为元器件标识,参数设置。 2. 测量静态工作点I BQ、I CQ、U CEQ,用示波器测量电压放大倍数U A,用波特图仪测量频率特性,测量通频带BW。 3. 调节Rp1、Rp2 ,用示波器观察因工作点的改变而引起的输出波形失真。重新调节Rp1、Rp2恢复原值,使波形失真消除。 4.利用参数扫描功能,分析Co从0.1μF到100μF变化时对f1的影响。 二、仿真实验 1. 创建电路, 给电路中的全部元器件按图要求标识,参数设置,然后单击Circuit/Schematic Options出现对话框,在“Display”选项框内,勾选“Show Notes”,这时EWB 自动给各节点编号,并显示在电路图上。 图1.1 晶体三极管放大电路特性研究实验电路 2. 给虚拟仪器设置参数 电压表 Mode:DC Resistance:100MΩ(考虑三级管输入电阻较高,为减小误差取高内阻)

电流表 Mode:DC Resistance:取默认值1nΩ 函数发生器 波形:正弦波 Frequency:1KHz Duty cycle:50% Amplitude:50mV Offset:0 示波器 Time base:0.50ms/div “X/T”显示方式 Channel A:50mV/div y position:0.00 “AC”工作方式 Channel B:500mV/div y position:0.00 “AC”工作方式 Trigger:“Auto”方式 Channel A 输入线设为黑色,Channel B输入线设为红色,则输入信号波形为黑色,输出信号波形为红色。 波特图仪 幅频特性 Vertical: log F:60dB I:0dB Horizontal: log F:1GHz I:1Hz 相频特性 Vertical: log F:360度 I: -360度 Horizontal: log F: 1GHz I: 1Hz 3. 单击“O/I”开关,运行电路,再单击“Parse”按钮,暂停运行。 ⑴. 从电压表、电流表读出静态工作点的值为: I B=19.76μA I C=2.064mA V CE=V C-V E=9.940V-1.102V=8.838V ⑵. 双击示波器图标,打开示波器面板,单击“Expand“扩展面板,观察到波形如图1.2,拖拽读数指针,测得: U A=V OP—P / V IP—P =-1.3674V / 98.196mV=-13.9 图1.2 输入输出电压波形

实验五计数器的设计实验报告

实验五计数器的设计——实验报告 邱兆丰 15331260 一、实验目的和要求 1.熟悉JK触发器的逻辑功能。 2.掌握用JK触发器设计同步计数器。 二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73,74LS00,74LS08,74LS20 三、实验原理 1.计数器的工作原理 递增计数器----每来一个CP,触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减,由控制端来决定。 2.集成J-K触发器74LS73 ⑴符号: 图1 J-K触发器符号

⑵功能: 表1 J-K触发器功能表 ⑶状态转换图: 图2 J-K触发器状态转换图

⑷特性方程: ⑸注意事项: ①在J-K触发器中,凡是要求接“1”的,一定要接高电平(例如5V),否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊,否则会出现误翻。 ② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。3.时序电路的设计步骤 内容见实验预习。 四、实验内容 1.用JK触发器设计一个16进制异步计数器,用逻辑分析仪观察CP和各输出波形。2.用JK触发器设计一个16进制同步计数器,用逻辑分析仪观察CP和各输出波形。3.设计一个仿74LS194 4.用J-K触发器和门电路设计一个特殊的12进制计数器,其十进制的状态转换图为:5.考虑增加一个控制变量D,当D=0时,计数器按自定义内容运行,当D=1时,反方向运行 五、实验设计及数据与处理 实验一

16进制异步计数器 设计原理:除最低级外,每一级触发器用上一级触发器的输出作时钟输入,JK都接HIGH,使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。实验二 16进制同步计数器 设计原理:除最低级外,每一级的JK输入都为所有低级的输出的“与”运算结果实验三 仿74LS194 设计原理:前两个开关作选择端输入,下面四个开关模仿预置数输入,再下面两个开关模仿左移、右移的输入,最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器,JK输入总为一对相反值,即总是让输入值作为输出值输入。对于每一个输入,当模式“重置”输出为1时,其与预置值结果即触发器输入;当模式“右移”、“左移”输出为1时,其值为上一位或下一位对应值;当各模式输出均为0时各触发器输入为0,使输出为0。 实验四 设计原理: 在12进制同步计数器中,输出的状态只由前一周期的状态决定,而与外来输入无关,因此目标电路为Moore型。而数字电路只有0和1两种状态,因此目标电路要表达12种状态需

实验四_4_位计数器设计

实验四4 位计数器设计 1. 实验目的 学习quartusii 和modelsim 的使用方法; 学习原理图和veriloghdl 混合输入设计方法; 掌握4位计数器设计的设计及仿真方法。 2. 实验原理 设计其中的计数器模块CNT4E和数码管译码驱动模块DECL7S勺verilogHDL代码,并作出整个系统仿真。 2.1 4位计数器模块代码 module CNT4B(out, CLK, RST); // output out; // in put CLK, RST; // reg [3:0] out; // always (posedge CLK or n egedge RST) // begin if(!RST) // out <= 4'dO; else out <= out + 1; // end en dmodule 低电平复位 每一个clk计数 效果图: 定义模块名和各个端口 定义输出端口 定义输入时钟和复位 定义四位计数器 上升沿时钟和下降沿复位

2.2七段数码管代码 module segled(out1,a); // in put [3:0]a; // output [6:0]out1; // reg [6:0]out1; //reg always(a) // begin case(a) //case 4'b0000:out1<=7'b0111111; 4'b0001:out1<=7'b0000110; 4'b0010:out1<=7'b1011011; 4'b0011:out1<=7'b1001111; 4'b0100:out1<=7'b1100110; 4'b0101:out1<=7'b1101101; 4'b0110:out1<=7'b1111101; 4'b0111:out1<=7'b0000111; 4'b1000:out1<=7'b1111111; 4'b1001:out1<=7'b1101111; 4'b1010:out1<=7'b1110111; 4'b1011:out1<=7'b1111100; 4'b1100:out1<=7'b0111001; 4'b1101:out1<=7'b1011110; 4'b1110:out1<=7'b1111001; 4'b1111:out1<=7'b1110001; endcase end en dmodule // 模 块结束效果图: 定义模块名和输入输出端口 输入一个3位矢量 输出一个6位矢量 型变量用于always语句 语句用于选择输出 CNT4B:b2v inst 敏感信号a

数字时钟设计实验报告

电子课程设计题目:数字时钟

数字时钟设计实验报告 一、设计要求: 设计一个24小时制的数字时钟。 要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。 发挥:增加闹钟功能。 二、设计方案: 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时;24进制计数器完成时计时;采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图: 图一数字时钟电路框图 四、电路原理图: (一)秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分,它的精度和稳定度决定了数字钟的质

量。由振荡器与分频器组合产生秒脉冲信号。 振荡器: 通常用555定时器与RC构成的多谐振荡器,经过调整输出1000Hz 脉冲。 分频器: 分频器功能主要有两个,一是产生标准秒脉冲信号,一是提供功能 扩展电路所需要的信号,选用三片74LS290进行级联,因为每片为1/10分频器,三片级联好获得1Hz标准秒脉冲。其电路图如下: 图二秒脉冲信号发生器 (二)秒、分、时计时器电路设计 秒、分计数器为60进制计数器,小时计数器为24进制计数器。 60进制——秒计数器 秒的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位,当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端,同时产生一个脉冲给分的个位。其电路图如下: 图三 60进制--秒计数电路 60进制——分计数电路 分的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:来自秒计数电路的进位脉冲使分的个位加1,利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位,当十位计数器由0

数电实验报告:实验4-计数器及应用161

广东海洋大学学生实验报告书(学生用表) 实验名称 课程名称 课程号 学院(系) 专业 班级 学生姓名 学号 实验地点 实验日期 实验4 计数器及其应用 一、实验目的 1、熟悉中规模集成计数器的逻辑功能及使用方法 2、掌握用74LS161构成计数器的方法 3、熟悉中规模集成计数器应用 二、实验原理 计数器是典型的时序逻辑电路,它是用来累计和记忆输入脉冲的个数.计数是数字系统中很重要的基本操作,集成计数器是最广泛应用的逻辑部件之一。计数器种类较多,按构成计数器中的多触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器;根据计数制的不同,可分为二进制计数器、十进制计数器和任意进制计数器;根据计数的增减趋势,又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS161的功能及应用。 1、中规模集成计数器 74LS161 是四位二进制可预置同步计数器,由于它采用4 个主从JK 触发器作为记忆单元,故又称为四位二进制同步计数器,其集成芯片管脚如图1所示: 管脚符号说明:电源正端Vcc ,接+5V ;异步置零(复位)端Rd ;时钟脉冲CP ;预置数控制端 A 、B 、C 、D ;数据输出端 QA 、QB 、QC 、QD ;进位输出端 RCO :使能端EP ,ET ;预置端 LD ; 图1 74LS161 管脚图 GDOU-B-11-112

该计数器由于内部采用了快速进位电路,所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。时钟脉冲每正跳变一次,计数器内各触发器就同时翻转一次,74LS161的功能表如表1所示: 表1 74LS161 逻辑功能表 2、实现任意进制计数器 由于74LS161的计数容量为16,即计16个脉冲,发生一次进位,所以可以用它构成16进制以内的各进制计数器,实现的方法有两种:置零法(复位法)和置数法(置位法)。 (1) 用复位法获得任意进制计数器假定已有N进制计数器,而需要得到一个M进制计数器时,只要M<N,用复位法使计数器计数到M时置“0”,即获得M进制计数器。 (2) 利用预置功能获M进制计数器置位法与置零法不同,它是通过给计数器重复置入某个数值的的跳越N-M个状态,从而获得M进制计数器的,如图所法。置数操作可以在电路的任何一个状态下进行。这种方法适用于有预置功能的计数器电路。图2是上述二种方法的原理示意图。 图2(a) 图2(b) 三、实验内容与步骤 1、测试74LS161的逻辑功能。 2、在熟悉74LS161逻辑功能的基础上,利用74LS161设计9进制计数器。 附图74ls00和74ls20

数字电路实验 计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计 姓名:黄文轩 学号:17310031 班级:光电一班

一、实验目的 熟悉J-K触发器的逻辑功能,掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73,74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号,置所有触发器的J-K为1,这样每次到达时钟下降沿都发生一次计数,每次前一级 触发器从1变化到0都使得后一级触发器反转,即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示:

使用Multisim仿真验证电路正确性,仿真图中波形从上到下依次是从低位到高位 触发器的输出,以及时钟信号。: 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言,同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号,这样进位信息就要放置在J-K 输入端,我们可以把J-K端口接在一起,当时钟下降沿到来时,如果满足进位条件(前几位触发器输出都为1)则使JK为1,发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性,仿真图中波形从上到下依次是从低位到高位触发器的输出,计数器进位输出,以及时钟信号。:

FPGA_触发器与计数器实验报告

电力学院 FPGA应用开发实验报告 实验名称:触发器与计数器 专业:电子科学与技术 姓名: 班级: 学号:

1.触发器功能的模拟实现 实验目的: 1.掌握触发器功能的测试方法。 2.掌握基本RS触发器的组成及工作原理。 3.掌握集成JK触发器和D触发器的逻辑功能及触发方式。 4.掌握几种主要触发器之间相互转换的方法。 5.通过实验,体会EPLD芯片的高集成度和多I/O口。 实验说明: 将基本RS触发器,同步RS触发器,集成J-K触发器,D触发器同时集一个FPGA芯片中模拟其功能,并研究其相互转化的方法。 实验的具体实现要连线测试,实验原理如图所示:

2.计数器 在VHDL中,可以用Q<=Q+1简单地实现一个计数器,也可以用LPM来实现。下面分别对这两种方法进行介绍。 方法一: 第1步:新建一个Quartus项目。 第2步:建立一个VHDL文件,实现一个8位计数器。计数器从“00000000”开始计到“11111111”,计数器的模是256。计数器模块还需要包含一个时钟clock、一个使能信号en、一个异步清0信号aclr和一个同步数据加载信号sload。模块符号如下图所示: 第3步:VHDL代码如下: 第4步:将VHDL文件另存为counter_8bit.vhd,并将其设定为项目的最顶层文件,再进行语法检查。

第5步:语法检查通过以后,用KEY[0]表示clock,SW[7..0]表示data,SW[8~10]分别表示en、sload和aclr;LEDR[7..0]表示q。 第6步:引脚分配完成后,编译并下载。 第7步:修改上述代码,把计数器的模更改为100,应如何操作。 模为100的计数器,VHDL代码如下: 方法二:使用LPM实现8位计数器。 LPM是指参数化功能模块,用LPM可以非常方便快捷地实现一个计数器。 第1步:选择Tools->MegaWizard Plug-In Manager命令,打开如下图所示的对话框。

模60计数器VHDL设计实验

实验报告 专业班级 姓名 学号 成绩评定 考核内容实验 表现 实验 报告 实验成果 或答辩 综合评 定成绩 成绩 电气与信息学院 和谐勤奋求是创新

实验教学考核和成绩评定办法 1.课内实验考核成绩,严格按照该课程教学大纲中明确规定的比重执行。实验成绩不合格者,不能参加课程考试,待补做合格后方能参加考试。 2.单独设立的实验课考核按百分制评分,考核内容应包括基本理论、实验原理和实验。 3.实验考核内容包括:1)实验预习;2)实验过程(包括实验操作、实验记录和实验态度、表现);3)实验报告;权重分别为0.2 、0.4 、0.4;原则上根据上述三个方面进行综合评定。学生未取得1)和2)项成绩时,第3)项成绩无效。 4.实验指导教师应严格按照考核内容分项给出评定成绩,并及时批改实验报告,给出综合成绩,反馈实验中出现的问题。实验成绩在教师手册中有记载。 实验报告主要内容 一.实验目的 二.实验仪器及设备 三.实验原理 四.实验步骤 五.实验记录及原始记录 六.数据处理及结论 七. 思考题 八.实验体会(可选项) 注:1. 为了节省纸张,保护环境,便于保管实验报告,统一采用A4纸,实验报告建议双面打印(正文采用宋体五号字)或手写,右侧装订。 2. 实验类别指验证、演示、综合、设计、创新(研究)、操作六种类型实验。 3. 验证性实验:是指为了使学生巩固课程基本理论知识而开设的强调演示和证明,注重实验结果(事实、概念或理论) 的实验。 4. 综合性实验:是指实验内容涉及本课程的综合知识或本课程相关的课程知识的实验。 5. 设计性实验:是指给定实验目的、要求和实验条件,由学生自行设计实验方案并加以实现的实验。

时、分、秒计时器实验报告

实验六时、分、秒计时器的设计 班级物联0901 姓名李王张学号200908888888 指导老师袁文澹 一、实验目的 掌握数码管动态显示的基本方法; 掌握键盘按键控制的实现方法; 根据已知电路和设计要求在实验板上实现时、分、秒计时器。 二、实验内容 1、在STC89C52实验平台上实现时、分、秒时钟,4位数码管上显示分、秒或者时、分。 2、应用键盘控制时间的显示。键盘按键控制“切换时分、分秒显示”、“启动停止”、“加秒显示内容”、“加分显示内容”、“加时显示内容”。 3、根据已知电路和设计要求在PROTEUS平台仿真实现时钟系统。 三、实验原理 三、程序代码汇集: /*时钟及显示程序,适用于寻迹小车实验板*/ #include//头文件 #define uchar unsigned char #define uint unsigned int

uchar code table[]={0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82, 0xf8,0x80,0x90,0x88,0x83,0xc6,0xa1,0x86,0x8e};//共阳七段编码 uchar temp=0;//定义定时器溢出计数变量,每隔50ms产生1次溢出,temp加1 uchar miao=00; //定义时钟变量,当temp计数加20(20x50ms=1s)时,miao加1 uchar fen=00; //定义时钟变量,当miao计数加60(60x20x50ms=60s)时,fen加1 uchar shi=00; //定义时钟变量,当fen计数加60时,shi加1 sbit P0_6=P0^6 ;//定义P0端口 /*--定时计数器T0及其中断初始化函数--*/ void timer0init(void) { TMOD=0x01;//设置定时器0为工作方式1 TH0=(65536-50000)/256;//16位计数初值除以256得到高8位初值 TL0=(65536-50000)%256;//16位计数初值除以256的余数得到低8位初值 EA=1;//开总中断

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