pic数字钟设计报告

数字钟设计报告

数字钟设计报告 (1)

1.设计目的 (2)

2. 设计任务 (2)

3.设计原理 (2)

4.方案设计 (3)

5.设计原理图 (3)

6.部分电路图 (4)

7. 校正电路部分 (6)

8.实验结果 (6)

9.实验心得 (7)

1.设计目的

数字钟从原理上来说是一种典型的数字电路，其中包含了组合逻辑电路和时序电路。此次设计与制作数字电子钟的目的是让学生在了解数字钟的原理的前提下，运用刚刚学过的数电知识设计并制作数字钟，而且通过数字钟的制作进一步了解各种在制作中用到的中小规模集成电路的作用及其使用方法。由于数字电子钟包括组合逻辑电路和时序电路，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，从而实现理论与实践相结合。

2.设计任务

设计要求：

1.时间计数电路采用24进制，从00开始到23后再回到00；

2.各用两位数码管显示时，分，秒；

3.具有校时电路：当接通电源或者计时出现误差时，可以分别对时和分进行校正；

4.注：由于实验条件限制，频率信号均由实验模块提供，故振荡器电路不在设计范围内；

3.设计原理

数字钟是一个对标准频率（1HZ）进行计数的计数电路。它由振荡器、分频器、计数器、译码器和显示器电路组成。振荡器产生的时钟信号

经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。

通过校时电路可以对分和时进行校时，可对计时错误进行校正。

4.方案设计

由于该实验对精度要求不高，我们可以采用集成555定时器与RC组成的多谐振荡器。拟通过调节可调电位器可使振荡器输出频率f=1000HZ。

分频器的功能主要有两个：一是产生标准脉冲信号（1HZ），二是可提供功能扩展电路所需要的信号，如仿电台报时用的1000HZ的高音和500HZ的低音频率信号。

分频器拟采用74LS90进行级联，每片为1/10分频，3片级联正好获得1HZ标准脉冲信号。而时间计数器74LS90组成，分为一个24进制电路和两个60进制电路。校时电路则由开关组成。

5.设计原理图

6.部分电路图

1.秒计数器（60进制）电路图如下：

标准脉冲1HZ

秒个位计数器 秒十位计数器 分个

位计

数器

分十位计数器 时个位计数器 时十位计数器 译码驱动

可以知道，秒个位的二级制为U1中的QD 、QC 、QB 、QA ，十位的二进制为U2中的QD 、QC 、QB 、QA ，只要将这些信号用数码管显示器就能显示出来了；分计数器同样如此。

2.时计数器（24进制）电路图如下：

如上图，U3和U4均为十进制，U3为个位，U4为十位二输入与门的作用是当个位为0100（二进制），十位为0010（二进制）时，个位和十位清零，从而实现24进制。

时分秒计数器电路连接好后，将它们级联后将各输出信号接入数码管脉冲信

号

脉冲信号

显示器即可显示时分秒。

7.校正电路部分

校正要求：K1，K2分别为时校正和分校正开关。不校正，K1,K2开关闭合。当校正时位时，需把K1开关打开，然后拨动K3开关，来回拨动一次，就能使时位增加1，校正完毕把K1开关合上。校正分位和时位方法一样。

设计思路：校正分位时，为不影响时位考虑，需将分位与时位的级联断开。拨动开关K3计数器就加1意味着输入了一个脉冲信号，即K3也是作为信号输入的，也就是说分位计数器有两个信号输入，一个是正常工作时从秒计数器接受的信号，一个是校正时K3提供的脉冲。可以在这两种信号之间加入一些门电路来实现信号的选择，而选择哪一个由K1的开闭来决定。校正时位时同样如此。

8.实验结果

实验过程中时分秒的计数器很容易就连接好，单个运行时十分正常。但是三个级联后就出现了一些意外的情况。比如，分计数器个位数字会直接跳过8而从7直接变为9，断开级联后又恢复如初（可能是由于74LS90芯片的内部原因造成的，我们找了很久还是没能找出具体原因）。可见理论与实际是有很大区别的。总的来说，实验结果和理论设计上是基本一致的。

9.实验心得

1.团队合作精神很重要。以前做实验是一个人做，现在是两个人一起，两人之间难免有意见不统一的情况。这时就需要协调两人的意见，处理的不好实验无法顺利进行下去；

2.做事需要耐心和毅力。就比如我们碰到的分计数器不出现8的情况，我们找了很长时间，不是检查线路就是唯恐芯片出现问题而更换芯片，最后实在不行还重连了一次电路，最后找到老师才把这个问题跳过去。虽然说我们花了很长时间还是没能解决问题，但是我们在检错的过程中学到的不止是理论上能学到的。