基于FPGA的人体通信中位同步提取电路的设计

*科技部国际合作项目(2009DFA32050);澳门科技发展基金项目(014P 2007P A1,063P 2009P A,024P 2009P A1);福建省科技厅重点项目(2008J1005,200910016);澳门大学科研基金(UL012-Y1P EEE P VMI01P FST;RG077P 09-10S P VMI P FST;RG075-07-08S P 10T P VMI P FS T ;RG072P 09-10S P MPU P FS T )。v 通信作者 E mail:fzugym@https://www.360docs.net/doc/dd7006526.html,

基于FPGA 的人体通信中位同步提取电路的设计

*

王文1

,高跃明

v 1

,陈艺东1,潘少恒

1,2

,麦炳源

1,2

,韦孟宇

1,2

,杜民

1

(1.福州大学福建省医疗器械和医药技术重点实验室,福州350002;2.澳门大学科技学院电机及电子工程系生物医学工程实验室,澳门999078)

摘要:根据人体信道特点,以FPGA 为平台设计了一种适用于电流耦合型人体通信的全数字锁相位同步提取电路。仿真和测试的结果表明,该电路具有较好的相位跟踪性能,可以达到锁定时间短、相位抖动小、锁相精度高的结果,为讨论人体通信系统的实现与传输方式提供了有效保证。

关键词:人体信道;电流耦合性;人体通信;FPGA;相位跟踪;全数字锁相环;位同步;传输方式

中图分类号:R318.6 文献标识码:A 文章编号:1672-6278(2010)03-0181-05

Design of Extracting Circuit for Bit Synchronization

of Intra -body Communication base on FPGA

WANG Wen 1

,GAO Yueming v 1

,C HEN Yidong 1

,PAN Shaoheng 1,2

,P U Mak 1,2

,M I Vai 1,2

,DU Min

1

(1.Fuzhou Un iversit y ,Key Laboratory o f Medical Instrumentation &Pharmaceutica l Technology ,Fuzhou 350002,China ;

2.Biomedica l Enginee rin g Lab ,Department o f Electrical and Electronics Engineering ,Faculty o f Science and Technology ,Unive rsity o f Macau ,Macau SAR 999078,China )

Abstract :According to the characteristics of human channel,an extraction circuit of all digital phase-locked bit synchronization based on FPGA i s designed,which applies to galvanic coupling Intra-body Communication (IBC).The results of simulation and test show that the circuit is sui table for phase -tracking and appears quick launching,s mall errors and hi gh precision.And it is guaranteed for the i mplementation of IB C system.

Key words :Human channel;Galvanic coupling;Intra -body Communication;Field programmable gate arroly;Phase -trackin g performance;All Digital Phase-Locked Loop;Bit Synchronization

1 引 言

人体通信(intra-body c om munica tion,IBC)是一

种新兴的短距离通信方式[1]

,在穿戴式医疗监护领域中具有广阔的应用前景。IBC 将人体作为电信号的传输媒质,以实现一切可与人体接触的电子装置之间的数据传输和共享。现阶段的IB C 可分为电容耦合型和电流耦合型两种。由于后者的实现过程不

易受到接地因素和周围环境的影响,因而具有更好的适应性和抗干扰性[2]

。本课题组着眼于电流耦合型人体通信,前期在人体电磁理论建模、数值仿真、收发端硬件设计等方面展开了一系列开创性的研究

[2-3]

,摸清了准静态电磁场中电流耦合型人体通

信的信道特性。为此,设计和实现一套用于电流耦合型人体通信的数字通信系统显得十分必要。

图1为电流耦合型人体通信的系统框图。原始

生物医学工程研究

Journal of Biomedical Engineeri ng Research

2010,29(3):181~185

信号经发送器编码、调制和预处理转化成相应的交变电流在人体上进行传输;接收器在人体表面差分地接收电压信号,经放大调理、解调、抽样判决和译码后,

完成信号恢复。

图1 电流耦合型人体通信系统框图

Fig 1 The diagram of G alvanic coupling type of IBC

为了保证在接收器对接受码元的准确判断,提

高系统的传输质量,必须解决位同步问题。文献[4-5]在人体通信接收端的硬件电路实现中对此并未提及,本研究的设计重点也正在于此,见图1。位同步信号的提取方法通常有外同步法和自同步法[6]

,本研究采用后者。在自同步法中,全数字锁相环(all digital phase-locked loop,ADPLL)因其具有调节方便、可靠性高、工作稳定等优点而被广泛采用[7-8]

。尽管ADPLL 的结构形式很多,但都是以进一步缩短锁定时间、减小相位抖动、提高锁相精度等作为设计目标。

本研究针对电流耦合型IBC 数据传输速率较低

的特点[2]

,以现场可编程门阵列(field progra mmable gate array,FPGA)为平台,设计一种用于提取人体通信系统中位同步信号的全数字锁相电路。

2 ADP LL 的设计与改进

本研究设计的全数字锁相位同步提取电路依据/超前)滞后0的思想,采用微分整流型结构[4]

。原理框图见图2

。

图2 全数字锁相位同步的原理框图

Fig 2 The diagram of phase synchronization base on ADPLL

ADPLL 主要由本地高频时钟、数字鉴相器

(digital phase detector,DPD)、数字滤波器(digital

filter,DF)、数控振荡器(digital-controlled oscillator,DCO)以及N 分频器等部分组成的相位负反馈闭环电路[6]

。其基本原理是利用DPD 比较接收码元和N 分频器输出的本地位同步信号的相位。若两者相位不一致,DPD 就会产生相应的超前或滞后控制信号,使本地高频时钟输出的脉冲序列减少或增加一个或几个脉冲,以此来调整N 分频器输出的位同步信号的相位。循环往复,直至获得准确的位同步信号为止。但是,常规方法设计的超前)滞后型ADPLL 在最坏条件下(码元与位同步信号的相位差为P ),需要nTs(n 为N 分频器的分频系数,T 为1个码元的宽度)才能达到锁定[6]

。若码元速率较低时,n 和T 值就会增大,锁定时间会更长;若每次调整过多时,锁相精度又达不到要求。

因此,在电流耦合型人体通信数据的传输速率较低的情况下,要想兼顾锁定时间和锁相精度两项指标,必须对常规的锁相环结构进行改进。如图2虚线框中所示:相对于常规方法[6]

,本文提取的位同步信号不是直接经N 分频器所得,而是在滞后脉冲的清零控制下对N 分频器的输出信号再进行相应的M 分频来获取位同步信号。这一改进可以成倍地缩短锁定时间、提高锁相精度以及在一定程度上抑制相位的抖动。对此,下文将逐步给予解释和分析。

3 基于FPGA 的环路功能设计及实现

3.1 微分整流型鉴相器的结构及原理

微分整流型鉴相器结构见图3。其中,接收码元信号为不归零脉冲(code in),其通过D 触发器和异或门实现数字式微分整流后,输出窄脉冲序列(code out);N 分频器输出两列相位相差P 的矩形脉冲N out 和N out1。若code out 和N out 使与门A 产生一超前脉冲(Pulse lead),同时,与门B 无脉冲输出。超前情况的仿真波形见图4(a)。同理,

图3 微分整流型鉴相器结构图

Fig 3 The diagram of differential and rectifier type

phase detector structure

182 生物医学工程研究 第29卷

滞后情况的仿真波形见图4(b)。

从图4波形中可见,无论是超前还是滞后情况,相对于常规方法,两个比较信号的初始相位误差

$U 明显减小,

进而降低调整次数来缩短锁定时间。

图4 鉴相器仿真波形图

Fig 4 The s imulation waveform of phase detector

3.2 数字滤波器和锁相检测器的设计

数字滤波器的功能是抑制随机噪声对环路工作的影响,提高相位校正的准确性,同时还可以对环路的锁相速度起调节作用。本研究选用随机徘徊滤波器,它由计数容量(模值Nmd)为2N 的可逆计数器构成,并根据环路中反馈信号自动调节模值的大小。锁相检测器的功能是抑制或消除环路锁定时的相位抖动,并调整Nmd 来缩短锁定时间。本研究的锁相检测器由N 先于M 滤波器来实现,且N 和M 取值皆为2,其功能是检测随机徘徊滤波器输出的加脉冲(Inc)和减脉冲(Dec)的个数。该滤波器包含两个N 计数器和一个M 计数器:当任何一个N 计数器溢出时,ADPLL 进入失锁状态,Inc 或Dec 连续出现以及锁相检测器的输出信号(Lock out)变为低电平;当只有M 计数器溢出时,ADPLL 进入锁定状态,Inc 和Dec 交替出现以及Lock out 变为高电平,即表明在一定的误差范围内,码元信号与本地位同步信号的相位一致。另外,Lock out 对Nmd 进行调节:当Lock out 为低电平时,减小Nmd,缩短锁定时间;当Lock out 为高电平时,增大Nmd,抑制相位抖动。

3.3 数控振荡器和分频器的设计

数控振荡器由脉冲加减电路(I P D)构成[6]

,其原理是在加脉冲(Inc)或减脉冲(Dec)信号控制下对本地高频时钟(ID

clk)脉冲进行二分频操作。即在

没有Inc 或Dec 信号输入时,DC O 直接对ID clk 脉冲进行二分频输出;在有Inc 或Dec 信号输入时,

DCO 对二分频输出信号增加或减少一个ID clk 脉

冲。

二分频器的作用是将工作时钟二分频后作为ADPLL 的本地高频时钟,而工作时钟作为N 分频器的时钟信号,以便在DCO 的输出信号ID

out 作为

N 分频器的使能端时对其进行脉冲计数,目的是消除ID out 信号中可能产生的毛刺。

N 分频器的作用是对ID out 信号进行再分频。不过,N 分频器的分频系数n 要小于或远小于常规方法中对应参数的取值,目的是减小输入DPD 中的两个比较信号的初始相位差,以便减少调整的次数来提高锁相速度。当然,随着n 值的增大,调整次数也相应增大,这就需要根据设计需求,合理地选择n 值。

M 分频器的作用是对N 分频器的输出信号进

行M 分频,最终提取出位同步信号Bit_out,并满足下面的关系式(1):

Bit out=ID clk

2@n @m

(1)

式中,Bit

out 是位同步信号的输出频率;I D

clk 是本地高频时钟频率;n 、m 分别为N 、M 分频器的分频系数,一般取值皆为2的倍数关系。

4 整体仿真与实验测试

根据上述ADPLL 各部分的功能要求,通过Verilog HDL 对环路进行建模,并利用Quartus ò7.0和ModelSim-Altera 6.1软件进行仿真。仿真时工作时钟为50MHz,整体仿真波形见图5。从波形上看:无论是超前还是滞后情况,位同步信号(Bit out)均可以在几个码元之内较快地跟踪到被测信号(code in)并被锁定(Lock

out 变为高电平);同时,

数字滤波器的模值(Nmd)增大,在一定程度上抑制了相位的抖动,当然,Nmd 越大,抖动越小;锁定后,即使一段时间内电平不变(图中code in 连/00的情况),位同步信号也可以在一定时间内稳定的输出。从仿真结果看,该APDLL 已初步达到设计目的。

仿真验证后,将设计代码下载到Altera DE2开发板上的FPGA 芯片EP2C35F672C6中进行测试,并通过Agilent MSO7054A 示波器观察波形。在测试过程中,该芯片工作时钟选为50MHz,测试数据流用随机二进制不归零码替代,且码元速率已知为1kbit/s 。从码元中提取的位同步信号见图6,且频率为1kHz 。从波形上看,ADPLL 电路可以从码元中较好地提取位同步信号。

183第2期

王 文,等:基于FPGA 的人体通信中位同步提取电路的设计

图5 ADPLL 的整体仿真波形图(a)超前情况;(b)滞后情况

Fig 5 The simulation waveform of

ADPLL

图6 ADPLL 提取位同步信号的波形

Fig 6 The waveform of extracting bit s ynchronization based on ADPLL

184 生物医学工程研究 第29卷

5主要性能分析

5.1同步建立时间

同步建立时间为失去同步后重新建立同步所需的最长时间[6]。考虑到最坏条件下,本文ADPLL的最大相位差为T P ms,每次调整T P(n@m)s,最大调整次数为n次。对于接收二进制随机码元时,相当于两个码元周期可调整一次相位,加之数字滤波器模值(Nmd)的影响,故同步建立时间为:

t=2T@n@Nmd s(2)若在码元宽度和本地高频时钟都相同的情况下,则常规方法实现位同步的同步建立时间将是:

t c=2T@n c@Nmd s(n c=n@m)(3)可见,本文ADPLL的锁相速度要比常规方法快m倍,缩短了锁定时间。

5.2相位误差

数字锁相环提取位同步信号时,相位误差主要由于位同步信号的相位在跳变的调整所引起的[4]。本文ADPLL的最大相位误差为:

v U=2P P(n@m)(4)可见,要想减少相位误差,必须提高本地高频时钟的频率来增加分频比。若针对常规方法来说,增加分频比,就会增大调整次数,降低锁相速度。而本文是经过n和m两次分频,在提高时钟频率时,并不影响n的取值,故本文ADPLL有效地解决了缩短捕捉时间和减少相位误差之间的矛盾。另外,该ADPLL的锁相精度和本地高频时钟有很大关系,若时钟频率越高,锁相精度也就越高。

基于上述分析,将本文方法与常规方法[6]进行性能对比,见表1。

6结束语

本研究以FPGA为实验平台,设计并实现了一种适用于电流耦合型人体通信中位同步信号提取的

表1两种ADPL L的性能对比

Table1Performance comparison of ADPLL

方法

本地

高频时

钟(MHz)

码元

速率

(bi t P s)

N

分频器

(n)

M

分频器

(m)

数字

滤波器

(Nmd)

锁定时间

(最坏

情况)

锁相精度

(时间

误差)

常规11000500不存在44s1L s

A DP LL25100012500不存在4100s40ns

本文110002250416ms1L s

A DP LL25100026250416ms40ns 全数字锁相电路。仿真和测试的结果表明,该ADPLL可以从低码元速率的信码中较好地提取位同步信号,且较之常规方法具有锁相速度较快、锁相精度较高和相位抖动较小的特点。此外,通过改动ADPLL的工作频率及其它参数,可以实现不同需求的位同步提取电路,具有较好的扩展性,为探索人体通信系统的实现与传输方式提供了有效保证。

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(收稿日期:2010-08-10)

185

第2期王文,等:基于FPGA的人体通信中位同步提取电路的设计