PCM编、译码电路的设计

南华大学南校区电子信息工程9911班13号周鹏摘要：介绍了PCM通信系统的组成，具体分析了脉冲编码调制的工作原理，及所设计的电路原理，设计表明该PCM系统具有很好的稳定性、功耗低、调试简单等特性，具有一定的使用价值。

关键词：脉冲编码调制（PCM）；编、译码；TP3067

一、前言

脉冲编码（PCM）技术已经在数字通讯系统中得到了广泛的应用。十多年来，由于超大规模的集成技术的发展，PCM通讯设备在缩小体积、减轻重量、降低功耗、简化调试以及方便维护等方面都有了显著的改进。目前，数字电话终端机的关键部件，如编译码器（Codec）和话路滤波器等都实现了集成化。二、脉冲编码调制（PCM）原理

所谓的脉冲编码调制，就是将模拟信号的抽样量化值变换成代码。PCM通讯系统的组成方框图如图1所示。图中，输入的模拟信号m(t)经抽样、量化、编码后变成了数字信号（PCM信号），经信道传输到达接受端，先由译码器恢复出抽样值，再经低通滤波器滤出模拟基带信号m(t)。通常，将量化与编码的组合称为模/数变换器（A/D变换器）；译码与低通滤波的组合称为数/模变换器（D/A变换器）。

图1PCM通信系统的组成方框图

在13折线编码的方法中，无论输入的信号是正还是负，均按8段折线进行编码，用8位二进制码c1c2c3c4c5c6c7c8来表示。其中第一位码c1表示量化值的极

性，称为极性码；第二至第四位3位码c2c3c4的8种可能状态来分别代表8个段落的起点电平，称为段落码；第五至第八位4位码c5c6c7c8的16种可能状态用来分别代表每一段落的均匀划分的量化级，称为段内码。这样处理的结果，8个段落被划分成128个量化级。该编码的方法是把压缩、量化和编码合为一体的方法。

在13折线编码的方法中，第一、第二段最，每一小段归一化长度为1/2048，即一个最小量化间隔；第八段最长，每一小段归一化长度为1/32，包含64个最小量化间隔。采用13折线编码方法，在保证小信号区间量化间隔相同的条件下，7位非线性编码与11位线性编码等效。由于非线性编码的码位数减少，因此设备简化，所需传输系统带宽减小。

图2 逐次比较型编码器的原理方框

逐次比较型编码器的原理方框如图2，它由整流器、保持电路、比较器及本地译码电路等组成。编码器的任务就是要根据输入的样值脉冲编出相应的8位二进制代码，除第一位极性码外，其他7位二进制代码是通过逐次比较确定的。预先规定好一些作为标准的电流（或电压），称为权值电流，用符号I W表示。I W

的个数与编码位数有关。当样值脉冲I s到来后，用逐步逼近的方法有规律地用各标准电流I W去和样值脉冲比较，每比较一次出一位码，直到I W和抽样值I s逼近为止。

整流器用来判别输入样值脉冲的极性，编出第一位码（极性码）。样值为正时，出“1”码；样值为负值时，出“0”码。同时将双极性脉冲变换成单极性脉冲。比较器通过样值电流I s和标准电流I W进行比较，从而对输入信号抽样值实现非线性量化和编码。每比较一次输出一位二进制代码，且当|I s|＞I W时，出“1”

码；反之出“0”码。由于在13折线法中用了7位二进代码来代表段落和段内码，所以对一个输入信号的抽样值需要进行7次比较。每次所需的标准电流I W均由本地译码电路提供。本地译码电路包括记忆电路、7/11变换电路和恒流源。记忆

2048MHz，用作同步模式的主时钟。

表1

当E3＝1，E1＋E2＝0时可写出各个输出端电平的方程式。

Y0＝A B C＝m0

Y1＝A B C＝m1

Y2＝A B C＝m2

Y3＝A BC＝m3

Y4＝A B C＝m4

Y5＝A B C＝m5

Y6＝AB C＝m6

Y7＝ABC＝m7

由上式可以看出，Y0~Y7同时又是A2A1A0这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小译码器。

74LS138由3个附加控制端，E1、E2和E3，当E3＝1，E1＋E2＝0时，译码器处于工作状态，否则译码器被禁止，所有的输出端被封锁在高电平，如表4所示。这3个控制端也叫“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能。

表43线—8线译码器74LS138功能表

当MR =PE =CEP=1时，电路工作在计数状态。从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111状态返回0000状态，TC 端从高电平跳变至低电平，可以利用TC 端输出的高电平或下降沿作为进位输出信号。

若计数输入脉冲的频率为f ，则Q 0、Q 1、Q 2和Q 3端输出脉冲的频率将依次为12 f,14 f,18 f 和1

16 f 针对计数器的这种分频功能，也把它叫做分频器。

P P CLK

P P MR

CEP CET

&&&&&&&&&

G G G G G G G G G G G G G G G G G G G G Q Q Q Q TC FF FF FF FF J J J J K

K K K C1C1C1C1R R R R 11111111计数脉冲

123

56789

1011

1213

1415

2001230

11&

此电路产生频率f 为4.096MHZ 的脉冲方波信号。最后一个74LS04反相器起提高带负载的能力。

（2）分频的产生电路

主要由一块74LS74芯片、两块74LS161芯片、一块74LS20芯片和一块74LS138芯片及74LS04芯片组成。

石英晶体振荡器产生的脉冲方波接到74LS74D 触发器的时钟端，D 触发器的输入端2脚与输出端6脚相连，当脉冲由低电平向高电平跳变时，即上升沿到达时，触发器的输出端电平发生翻转，翻转后，输出电平保持不变，直到4.096MHZ 脉冲方波的第二个上升沿到达时，输出电平才发生变化。所以，在D 触发器的输出端6脚产生的脉冲方波的频率为f 1＝1

2 f ＝2.048 MHZ 。

将D 触发器的产生频率f 1为2.048MHZ 的脉冲方波又接到第一块74LS161四位二进制同步计数器的时钟端2脚，只有74LS161芯片的7、10、1、9脚为高电平时，芯片才处于计数状态。当芯片处于计数状态时，f 1=2.048MHZ 的脉冲方波由高电平向低电平跳变时，输出端Q 0Q 1Q 2Q 3=0000，开始计数。当第一个下降沿到达时，Q 0端由“0”变为“1”。当第二个下降沿到达时，Q 0端由“1”变为“0”，Q 1端由“0”变为“1”。由此推理：Q 0，Q 1，Q 2，Q 3端输出脉冲的频率分别为12 f 1、14 f 1、18 f 1、116

f 1。即1.024MHZ 、512KHZ 、256KHZ 、128KHZ 。芯片74LS138与两块74LS161芯片相连，74LS138的输入端1、2、3脚和控制端E 2与第二块74LS161芯片的输出端13、12、11、14脚相连，控制端E 3与第二块74LS161芯片的输出端11脚相连，E 1端即4脚经过一个74LS20与第一块74LS161的输出端14、13、12相连，74LS138芯片输出端Y 4即11端经过74LS04芯片作为下级的输入。

要使74LS138芯片处于工作状态，必须使E 1 +E 2 =0，E 3=1。当第一块74LS161的输出全为“1”时，即74LS20的输入端10、12、13脚全为“1”（9脚为高电平），则74LS20输出为低电平，也就是E 1=0。同时，E 3为高电平。要使E 2为低电平，第二块74LS161的输出Q 0端（14脚）必须为低电平，因为第二块74LS161芯片刚开始未处于工作状态，Q 0、Q 1、Q 2、Q 3都处于低电平，所以这时74LS138输出端Y 0（15脚）为高电平，也就是说15脚输出的脉冲频率f 2与第一块芯片74LS161的输出端Q 3（11脚）的输出的频率相同，f 2=f 1/16=128KHZ 。

当第一块74LS161芯片的11脚电平由“1”跳变为“0”时，使Q0Q1Q2、Q3=1000时，74LS138控制端的电平不满足要求，所以74LS138不工作当Q0Q1Q2Q3=0001时，74LS138工作。此时第二块芯片74LS161 Q3输出频率f4为第一块芯片74LS161的输出端Q3（11脚）的输出的频率的1/16，即f4=8KHZ。所以，74LS04芯片的输出10脚同样产生8KHZ的方波。

（3）PCM编码、译码电路

芯片TP3067的7、14脚接到上级的输出，即74LS04的10脚，获得8KHZ 的频率信号。9、10、11、12脚接到74LS74的6脚，获得2.048MHZ的频率信号。PCM就可处于编译码工作状态。

（4）定时部分

TP3067编译码器所需的定时脉冲均由定时部分提供。这里只须要主时钟2048KMHz的帧定时8KHz信号。

Matlab的卷积码译码器的仿真要点

基于Matlab的卷积码译码器的设计与仿真学生姓名：指导老师：** 摘要本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出, 并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致。关键词课程设计；卷积码译码器；Matlab；Simulink；设计与仿真 1引言本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真。卷积码的译码有两种方法——软判决和硬判决，此课程设计采用硬判决的维特比译码。 1.1课程设计目的卷积码是一种向前纠错控制编码。它将连续的信息比特序列映射为连续的编码器输出符号。这种映射是高度结构化的，使得卷积码的译码方法与分组码译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个特定的应用，采用分组编码还是采用卷积编码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术[1]。本课程设计便是通过Matlab设计一个硬判决维特比译码输出的完整电路，并进行误码率分析。

1.2 课程设计的原理卷积码，又称连环码，是由伊莱亚斯(P.elias)于1955年提出来的一种非分组码。卷积编码的最佳译码准则为：在给定已知编码结构、信道特性和接收序列的情况下，译码器将把与已经发送的序列最相似的序列作为传送的码字序列的估值。对于二进制对称信道，最相似传送序列就是在汉明距离上与接收序列最近的序列。卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决，编者注)；另一种是概率译码(软判决，编者注)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差[2]。当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度快。维特比译码算法是1967年由Viterbi提出，近年来有大的发展。目前在数字通信的前向纠错系统中用的较多，而且在卫星深空通信中应用更多，该算法在卫星通信中已被采用作为标准技术。 2维特比译码原理采用概率译码的基本思想是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列作为发送序列。如果发送L组信息比特，那么对于(n,k)卷积码来说，可能发送的序列有2kL个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L较大时，使得译码器难以实现。维特比算法则对上述概率译码做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的2kL条路径(序列)，而是接收一段，计算和比较一段，选择一段最大似然可能的码段，从而达到整个码序列是一个最大似然值得序列。下面以图2.1的(2，1，3)卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图2.2所

显示译码电路的设计

显示译码电路的设计（朱开明.电子技术实训指导.清华大学出版社.2005.11 p153～165）在数字电路设计中，很多地方都要用到数字显示，如计数器、频率计、时钟、计分牌等。显示器可用LED数码管和LCD液晶显示器。LED显示器亮度高，如果在环境亮度高的地方还可选用高亮度的LED显示器，所以,LED数码显示器是最常用的数字显示器。首先介绍译码和显示电路的设计和调试。 1．设计要求输人8421 BCD码，显示对应的十进制数。 2．设计分析（1）LED数码显示器目前国内外生产的LED数码显示种类繁多，型号各异。按图形结构可分为数码管和符号管两种。如图1所示。其中“＋”号管能显示出正“＋”、负“一”号。“＋1”符号管能显示“＋1”或“一1”。“米”字管的功能最全，除能显示A～Z的26个英文字母外，还能显示＋、一、×、÷几个运算符。七段显示器一般用来显示0～9。有DP的七段显示器可显示小数点。图2中a、b、c、d、e、f、g表示七个笔段，也对应七个外引脚。图1 几种LED数码管结构图图2 共阴和共阳数码显示器原理图和共阴外引脚按一块显示器件所含显示数位多少，还可分为一位、二位和多位数码显示器。（2）显示译码驱动器显示译码并能直接驱动LED显示器的TTL电路如74LS47（OC、共阳），74LS48（共阴）等。如需计数和译码显示功能的可选取74LS143和74LS144等。74LS47是集电极开路（OC）电路，需外接上拉电阻。这里选用典型电路74LS48，其引脚功能如图3所示。电路功能如表1所示。

图3 74LS48引脚功能图表1 74LS48电路功能端为灯测试端，＝0时，Ya～Yg全部输出高电平，可驱动共阴数码管七笔都亮。平时应使＝1。为灭零输人端，设置的目的是为了把不希望显示的零灭掉。作输人使用时，称灭零输人控制端。只要加人灭灯控制信号=0，无论A3、A2、 A1、A0的状态是什么，都将被驱动的数码管熄灭。作输出使用时，称灭零输出端。＝0时表示A3、A2、A1、A0全为0，并且＝0。用的输出信号去控制其他译码器的。 3．电路设计（1）74LS48驱动显示译码器设计用单独一块74LS48驱动共阴数码显示器电路如图4所示。图4 数码显示电路

EDA设计38译码器

E D A设计38译码器-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN

班级：通信13-3班姓名：王亚飞学号： 18 指导教师：成绩：电子与信息工程学院信息与通信工程系

摘要 EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。本设计就是运用VHDL语言设计的3-8译码器。3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。关键词：EDA；3-8译码器

1实验目的 1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、初步掌握VHDL语言的常用语句。 3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。 2实验背景 VHDL的简介 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL 的英文全写是：VHSIC（Very High eed Integrated Circuit） Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。 VHDL语言的特点 VHDL是一种用普通文本形式设计数字系统的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口，可以在任何文字处理软件环境中编辑。除了含有许多具有硬件特征的语句外，其形式、描述风格及语法十分类似于计算机高级语言。VHDL程序将一项工程设计项目（或称设计实体）分成描述外部端口信号的可视部分和描述端口信号之间逻辑关系的内部不可视部分，这种将设计项目分成内、外两个部分的概念是硬件描述语言（VHDL）的基本特征。

卷积码的设计与实现

湖南文理学院课程设计报告课程名称：通信系统课程设计院部：电气与信息工程学院专业班级：学生姓名：指导教师：完成时间： 2011 年 12 月 29日报告成绩：

目录目录 (2) 摘要 (3) Abstract (4) 一、引言 (5) 1.1设计任务及基本要求 (5) 1.2设计目的 (6) 1.3 设计所用仪器设备.................................................................................. 错误！未定义书签。二、基本概念 (6) 2.1 卷积码的编码原理 (6) 2.2 卷积码编码描述 (6) 2.3 卷积码译码描述 (6) 三、卷积码的编译码原理 (6) 3.1卷积码的图形描述 (6) 3.1.1 树状图 (8) 3.1.2 网格图 (8) 3.1.3 状态图 (9) 3.2 卷积积码的编码算法 (9) 3.3卷积码的Viterbi译码 (10) 四、卷积码的仿真及性能分析 (12) 4.1 SIMULINK仿真模块 (12) 4.2 卷积码的参数对误码率的影响 (13) 4.2.1 码率对误码性能的影响 (13) 4.2.2 约束长度对误码性能的影响 (15) 4.2.3 回溯长度对卷积码性能的影响 (16) 4.3 仿真分析 (17) 总结 (18) 参考文献： (19)

摘要卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。在编码过程中,卷积码充分利用了各码字间的相关性。在与分组码同样的码率和设备复杂性的条件下,无论从理论上还是从实践上都证明,卷积码的性能都比分组码具有优势。而且卷积码在实现最佳译码方面也较分组码容易。因此卷积码广泛应用于卫星通信，CDMA数字移动通信等通信系统，是很有前途的一种编码方式。对其进行研究有很大的现实意义。为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA 特点，路径存储于译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显著提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。关键词：卷积码；误码性能；原理

七段数码显示译码器电路的设计

WHEN "1001" => LED7s <="1101111"; WHEN "1010" => LED7s <="1110111"; WHEN "1011" => LED7s <="1111100"; WHEN "1100" => LED7s <="0111001"; WHEN "1101" => LED7s <="1011110"; WHEN "1110" => LED7s <="1111001"; WHEN "1111" => LED7s <="1110001"; WHEN OTHERS => NULL; END CASE; END PROCESS; END; 在完成源程序的编辑后，执行”Processing”菜单下的“Start Compilation”命令，对DECL7s.vhd进行编译。在完成对源文件的编译后，执行“File”菜单的“New”命令，或者直接按主窗口上的“创建新的文本文件”按钮，在弹出的新文件类型选择对话框中，选择“Vector Waveform File”生成仿真文件。对引脚进行锁定。执行”Assignments”菜单下的“Pins”命令，根据下图进行引脚设置。用电缆连接电脑与设备箱，执行”Tools”菜单下的“Programmer”命令，在弹出的对话框中,单击“Hardware Setup”并在新弹出的对话框中选择驱动，然后退出至上一层对话框，单击“Start”进行下载烧录。【实验数据整理与归纳】

DECL7s11.vhd 实际效果图 DECL7s11.vwf 【实验结果与分析】计数译码系统电路的仿真波形如图DECL7s.vwf所示，键值为"0000"时，数码管显示数值应为"0"；键值为"0001"时，数码管显示数值应为"1"，依此类推。仿真结果验证了设计的正确性。而实际情况与仿真结果相吻合。【实验中遇到的问题及解决方案】 1.驱动安装失败。解决方案：根据老师发的教程，更换别的方法进行安装。 2.虽然数码管显示数值正确，但对应按键与想象的有出入。解决方案：经排查发现是管脚分配时颠倒了顺序导致的，按键时亦随之颠倒顺序即可。

实验九 (2,1,5)卷积码编码译码技术

实验九 (2,1,5）卷积码编码译码技术一、实验目的 1、掌握(2,1,5）卷积码编码译码技术 2、了解纠错编码原理。二、实验内容 1、(2,1,5）卷积码编码。 2、(2,1,5）卷积码译码。三、预备知识 1、纠错编码原理。 2、(2,1,5）卷积码的工作原理。四、实验原理卷积码是将发送的信息序列通过一个线性的，有限状态的移位寄存器而产生的编码。通常卷积码的编码器由K级（每级K比特）的移位寄存器和n个线性代数函数发生器（这里是模2加法器）组成。若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n 为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。卷积码将k 元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。编码器随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。因此通过状态图很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“110101001011”。译码方法 ⒈代数代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。上例中信息序列 =(10111），相应的码序列 c=(11100001100111）。若接收序列R=(10100001110111），先根据R 的前三个分支（101000）和码树中前三个分支长的所有可能的 8条路径(000000…）、（000011…）、（001110…）、（001101…）、（111011…）、（111000…）、（110101…）和（110110…）进行比较，可知（111001）与接收

8位数码管动态显示电路设计.

电子课程设计 — 8位数码管动态显示电路设计学院：电子信息工程学院专业、班级：姓名：学号：指导老师： 2014年12月

目录一、设计任务与要求 (3) 二、总体框图 (3) 三、选择器件 (3) 四、功能模块 (9) 五、总体设计电路图 (10) 六、心得体会 (12)

8位数码管动态显示电路设计一、设计任务与要求 1. 设计个8位数码管动态显示电路，动态显示1、2、3、4、5、6、7、8。 2. 要求在某一时刻，仅有一个LED 数码管发光。 3. 该数码管发光一段时间后，下一个LED 发光，这样8只数码管循环发光。 4. 当循环扫描速度足够快时，由于视觉暂留的原因，就会感觉8只数码管是在持续发光。 5、研究循环地址码发生器的时钟频率和显示闪烁的关系。二、总体框图设计的总体框图如图2-1所示。图2-1总体框图三、选择器件 1、数码管数码管是一种由发光二极管组成的断码型显示器件，如图1所示。 U13 DCD_HEX 图1 数码管数码管里有八个小LED 发光二极管，通过控制不同的LED 的亮灭来显示出不同的字形。数码管又分为共阴极和共阳极两种类型，其实共阴极就是将八个 74LS161计数器 74LS138译码器数码管

LED的阴极连在一起，让其接地，这样给任何一个LED的另一端高电平，它便能点亮。而共阳极就是将八个LED的阳极连在一起。 2、非门非门又称为反相器，是实现逻辑非运算的逻辑电路。非门有输入和输出两个端，电路符号如图2所示，其输出端的圆圈代表反相的意思，当其输入端为高电平时输出端为低电平，当其输入端为低电平时输出端为高电平。也就是说，输入端和输出端的电平状态总是反相的。其真值表如表1所示。图2 非门表1 真值表输入输出 A Y 0 1 1 0 3、5V电源 5V VCC电源如图3所示。图3 5V电源

毕业设计61基于System View的卷积码译码器的设计

基于System View的卷积码译码器的设计摘要本课程设计在SystemView 平台上设计了卷积码译码器，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用SystemView 进行了(2,1,3)卷积码译码器的仿真。系统运行以后将译码后得到的波形与原始的码元输入信号进行比较，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。关键字卷积码译码器，System View，(2,1,3)卷积码译码器 1 引言卷积码的译码方法主要有两类，代数译码和概率译码。代数译码是根据卷积码的本身编码结构进行译码，译码时不考虑信道的统计特性。概率译码在计算时要考虑信道的统计特性。典型的算法如：最大似然译码、维比特译码、序列译码等。本课程设计利用SystemView 平台进行卷积码译码器的实现，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用System View进行了(2,1,3)卷积码译码仿真，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 1.1 卷积码简介卷积码也称为连环码是一种非分组码，分组码编码时，先将输入的信息序列分为长度为k的码元的字段，然后按照一定的编码规则，给含k个信息元的段附加上r长的监督元，于是生成n 长的码组。在编码时，各n长码组是分别编码的，各码组之间没有约束关系，因此译码时各码组之间是分别独立进行的。卷积码则不同于此，卷积编码属于信道编码，主要用来纠正码元的随机差错，它是以牺牲效率来换取可靠性的，利用增加监督位，进行检错和纠错。卷积码把k个信息位编成n位，k和n通常很小，特别适宜于串行形式传输，延时小，n个码元与当前段的k个信息位有关，而且与前N-1段的信息有关，编码过程相互关联的码元为Nn个，N或Nn称为卷积码的约束长度，常把卷

数字电路译码器设计

1 绪论设计背景在数字系统中，经常需要将一中代码转换为另一种代码，以满足特定的需求，完成这种功能的电路称为码转化电路。译码器就属于其中一种。而译码就是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的有效输出信号，具有译码功能的的逻辑电路称为译码器。而2-4译码器是唯一地址译码器，是将一系列的代码转换成与之一一对应有效的信号。常用于计算机中对存储单元地址的译码，因此，设计2-4译码器具有很强的现实意义。 matlab简介 MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。它将数值分析、矩阵计算、科学数据可视化以及非线性动态系统的建模和仿真等诸多强大功能集成在一个易于使用的视窗环境中，为科学研究、工程设计以及必须进行有效数值计算的众多科学领域提供了一种全面的解决方案，并在很大程度上摆脱了传统非交互式程序设计语言（如C、Fortran）的编辑模式，代表了当今国际科学计算软件的先进水平。它主要由 MATLAB和Simulink两大部分组成。本设计主要采用simulink进行设计与仿真。Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。Simulink具有适应面广、结构和流程清晰及仿真精细、贴近实际、效率高、灵活等优点，并基于以上优点Simulink已被广泛应用于控制理论和数字信号处理的复杂仿真和设计。同时有大量的第三方软件和硬件可应用于或被要求应用于Simulink。掌握这个软件的应用具有十分重要的意义。 2 电路分析 2-4译码器功能分析 2-4译码器有2个输入端，4个输出端和一个使能端。在使能端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。输出信号可以是高电平有效，也可以是低电平有效。具体来说，2输入变量，A1 ，A0共有4种不同状态组合，因而译码器有4个输出信号Y???0～Y?????3 并且输出为低电平有效，其真值表如表1所示 ?????10 器处于非工作状态。而当Y???为0时，对应的A1，A0的某种状态组合，其中只有一个输出为0，其余各输出量均为1.例如，A1 A0=00，输出Y???0为0，Y???0～Y?????3均为1.由此可见，2-4

数字电路——2-4译码器设计

目录 1 绪论 (1) 1.1设计背景 (1) 2 电路分析 (2) 2.1 2-4功能分析 (2) 2.2 2-4译码器逻辑图 (3) 3 系统建模与仿真 (4) 3.1 建模 (4) 3.2 仿真波形 (5) 4 仿真结果分析 (7) 5 小结与体会 (8) 参考文献 (9)

1 绪论 1.1设计背景在数字系统中，经常需要将一中代码转换为另一种代码，以满足特定的需求，完成这种功能的电路称为码转化电路。译码器就属于其中一种。而译码就是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的有效输出信号，具有译码功能的的逻辑电路称为译码器。而2-4译码器是唯一地址译码器，是将一系列的代码转换成与之一一对应有效的信号。常用于计算机中对存储单元地址的译码，因此，设计2-4译码器具有很强的现实意义。 1.2 matlab简介 MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。它将数值分析、矩阵计算、科学数据可视化以及非线性动态系统的建模和仿真等诸多强大功能集成在一个易于使用的视窗环境中，为科学研究、工程设计以及必须进行有效数值计算的众多科学领域提供了一种全面的解决方案，并在很大程度上摆脱了传统非交互式程序设计语言（如C、Fortran）的编辑模式，代表了当今国际科学计算软件的先进水平。它主要由 MATLAB和Simulin k两大部分组成。本设计主要采用simulink进行设计与仿真。Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。Simulink具有适应面广、结构和流程清晰及仿真精细、贴近实际、效率高、灵活等优点，并基于以上优点Simulink已被广泛应用于控制理论和数字信号处理的复杂仿真和设计。同时有大量的第三方软件和硬件可应用于或被要求应用于Simulink。掌握这个软件的应用具有十分重要的意义。

译码器设计组合逻辑电路案例分析

译码器设计组合逻辑电路案例分析【信息单】一、编码器在数字系统中，把二进制码按一定的规律编排，使每组代码具有特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。编码器是一个多输入多输出的组合逻辑电路。按照编码方式不同，编码器可分为普通编码器和优先编码器；按照输出代码种类的不同，可分为二进制编码器和非二进制编码器。 1．普通编码器普通编码器分二进制编码器和非二进制编码器。若输入信号的个数N 与输出变量的位数n 满足N =2n ，此电路称为二进制编码器；若输入信号的个数N 与输出变量的位数n 不满足N =2n ，此电路称为非二进制编码器。普通编码器任何时刻只能对其中一个输入信息进行编码,即输入的N 个信号是互相排斥的。若编码器输入为4个信号，输出为两位代码，则称为4线-2线编码器(或4/2线编码器)。 2．优先编码器优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的信号进行编码的编码器。 3．集成编码器 10线-4线集成优先编码器常见型号为54/74147、54/74LS147，8线-3线常见型号为54/74148、54/74LS148。 4．编码器举例 (1)键控8421BCD 码编码器 10个按键S 0～S 9代表输入的10个十进制数0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0，输出对应的8421码，输出为4位码，所以有4个输出端A 、B 、C 、D 。真值表见表7.1，由真值表写出各输出的逻辑表达式为 9898S S S S =+=A 76547654S S S S S S S S =+++=B 76327632S S S S S S S S =+++=C 9753197531S S S S S S S S S S =++++=D

实验3 实验三编码器、译码器及应用电路设计

实验三编码器、译码器及应用电路设计一、实验目的： 1、掌握中规模集成编码器、译码器的逻辑功能测试和使用方法； 2、学会编码器、译码器应用电路设计的方法； 3、熟悉译码显示电路的工作原理。二、实验原理： 1、什么是编码：用文字、符号、或者数字表示特定对象的过程称为编码. 2、编码器74LS147的特点及引脚排列图： 74LS147是优先编码器，当输入端有两个或两个以上为低电平，它将对优先级别相对较高的优先编码。什么是译码：译码是编码的逆过程，把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器分为三类：二进制译码器、二—十进制译码器、显示译码器。 4、译码器按照功能的不同，一般分为三类：（1）变量译码器 74LS138的特点及其引脚排列图：反码输出，ABC是地址输入端，Y0—Y7是输出端，G1、G2A’、G2B’为使能端，只有当G1=G2A’=G2B’=1时，译码器才工作。（2）码制变换译码器：用于同一个数据的不同代码之间的相互转换，代表是4—10线译码器。译码器74LS42的特点及其引脚排列图：译码器74LS42的功能是将8421BCD码译成10个对象其原理与74LS138类同，只不过它有四个输入端，十个输出端。

（3）数码显示与七段译码驱动器：将数字、文字、符号的代码译成数字、文字、符号的电路。 a、七段发光二极管数码显示管的特点：（共阴极） b、七段译码驱动器： 4、在本数字电路实验装置上已完成了译码器74LS48和数码管之间的连接图。

三、实验器件：集成块：74LS147 74LS138 74LS42 四、实验内容与步骤： 74LS147编码器逻辑功能测试：将编码器9个输入端I1~I9各接一根导线，来改变输入端的状态，4个输出端依次从低到高Q3-Q0示，在各输入端输入有效电平，观察并记录电路输入与输出地对应关系，以及当几个输入同时我有效电平时编码器的优先级别关系。

MATLAB实现卷积码编译码-

本科生毕业论文（设计）题目：MATLAB实现卷积码编译码专业代码：作者姓名：学号：单位：指导教师：年月日

目录前言----------------------------------------------------- 1 1. 纠错码基本理论---------------------------------------- 2 1.1纠错码基本理论 ----------------------------------------------- 2 1.1.1纠错码概念 ------------------------------------------------- 2 1.1.2基本原理和性能参数 ----------------------------------------- 2 1.2几种常用的纠错码 --------------------------------------------- 6 2. 卷积码的基本理论-------------------------------------- 8 2.1卷积码介绍 --------------------------------------------------- 8 2.1.1卷积码的差错控制原理----------------------------------- 8 2.2卷积码编码原理 ---------------------------------------------- 10 2.2.1卷积码解析表示法-------------------------------------- 10 2.2.2卷积码图形表示法-------------------------------------- 11 2.3卷积码译码原理---------------------------------------------- 15 2.3.1卷积码三种译码方式------------------------------------ 15 2.3.2V ITERBI译码原理---------------------------------------- 16 3. 卷积码编译码及MATLAB仿真---------------------------- 18 3.1M ATLAB概述-------------------------------------------------- 18 3.1.1M ATLAB的特点------------------------------------------ 19 3.1.2M ATLAB工具箱和内容------------------------------------ 19 3.2卷积码编码及仿真 -------------------------------------------- 20 3.2.1编码程序 ---------------------------------------------- 20 3.3信道传输过程仿真-------------------------------------------- 21 3.4维特比译码程序及仿真 ---------------------------------------- 22 3.4.1维特比译码算法解析------------------------------------ 23 3.4.2V ITERBI译码程序--------------------------------------- 25 3.4.3 VITERBI译码MATLAB仿真----------------------------------- 28 3.4.4信噪比对卷积码译码性能的影响 -------------------------- 28

基于matlab的卷积码译码器的仿真设计

数字通信原理课程设计报告书

基于matlab的卷积码译码器的仿真设计） 1设计目的卷积码是一种向前纠错控制编码。它将连续的信息比特序列映射为连续的编码器输出符号。这种映射是高度结构化的，使得卷积码的译码方法与分组码译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个特定的应用，采用分组编码还是采用卷积编码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术。本课程设计便是通过Matlab设计一个硬判决维特比译码输出的完整电路，并进行误码率分析。 2设计的主要内容和要求（1）要求能熟练地运用Matlab技术对卷积码译码器进行仿真。（2）运用Matlab中Simulink单元来创建信源模块、信道模块、信宿模块、简易译码器模块等，并运用所有设计的模块来进行仿真。 3 设计原理 3.1卷积码卷积码，又称连环码，是由伊莱亚斯(P.elias)于1955年提出来的一种非分组码。卷积编码的最佳译码准则为：在给定已知编码结构、信道特性和接收序列的情况下，译码器将把与已经发送的序列最相似的序列作为传送的码字序列的估值。对于二进制对称信道，最相似传送序列就是在汉明距离上与接收序列最近的序列。卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决，编者注)；另一种是概率译码(软判决，编者注)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差。

当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度快。维特比译码算法是1967年由Viterbi 提出，近年来有大的发展。目前在数字通信的前向纠错系统中用的较多，而且在卫星深空通信中应用更多，该算法在卫星通信中已被采用作为标准技术。 3.2 维特比译码原理采用概率译码的基本思想是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列作为发送序列。如果发送L 组信息比特，那么对于(n,k )卷积码来说，可能发送的序列有2kL 个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L 较大时，使得译码器难以实现。维特比算法则对上述概率译码做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的2kL 条路径(序列)，而是接收一段，计算和比较一段，选择一段最大似然可能的码段，从而达到整个码序列是一个最大似然值得序列。下面以图3.2.1的(2，1，3)卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图3.2.2 示。维特比译码需要利用图来说明移码过程。根据卷积码画网格的方法，我们可以画出该码的网格图，如图3.2.3所示。该图设输入信息数目L=5，所以画L+N=8个时间单位，图中分别标以0至7。这里设编码器从a 状态开始运作。该网格图的每一条路径都对应着不同的输入信息序列。由于所有可能输入信息序列共有2kL 个，因而网格图中所有可能的路径也为2kL 条。这里节点a=00，b=01，c=10， b 图3.2.1 (2,1,3)卷积码编码器图3.2.2 (2,1,3)卷积码状态图

七段显示译码器电路设计

题目：七段显示译码器电路设计专业：生产过程自动化专业班级：生产过程0901 姓名：学号：指导老师：杨旭

目录第一节绪论…………………………………………………………………………….. 1.1本设计的任务和主要内容……………………………………………………………….. 1.2基本工作原理及原理框图………………………………………………………………...第二节硬件电路的设计………………………………………………………………… 2.1BCD译码器选择与设计……………………………………………………………………. 2.2LED显示器的设计…………………………………………………………………………… 2.3总的设计……………………………………………………………………………………第四节设计总结………………………………………………………………………… 第一节绪论本课程设计的七段译码器主要以BCD译码器或LED显示器为主要部件，应用集成门电路组成的一个具有译码和显示的装置。其中BCD 译码器采用8421BCD译码器，即----七段显示译码器（74LS48）型。LED显示器是由发光二极管组成的，LED显示器分共阴极和共阳极两种型号，共阴极LED显示器的发光二级管阴极接地，共阳极LED显示器的发光二极管阳极并联。最后把BCD译码器或LED显示器组成了的

装置就具有了显示和译码的功能。此七段译码器也就成功了。 1.1设计的任务和本主要内容 1）运用LED显示器或BCD译码器实现一定的功能 2）写出详细的实验报告 1.2基本工作原理及原理框图基本工作原理及原理框图如下：第二节硬件的设计 BCD译码器选择与设计发光二极管(LED)由特殊的半导体材料砷化镓、磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件(半导体显示器)。分段式显示器(LED数码管)由7条线段围成字型，每一段包含一个发光二极管。外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。 LED数码管有共阳、共阴之分。图4 - 17(a)是共阴式LED数码管的原理图，图4-17(b)是其表示符号。使用时，公共阴极接地，7个阳极a~g由相应的BCD七段译码器来驱动(控

编码器、译码器及应用电路设计

实验六编码器、译码器及应用电路设计一、实验目的： 1、掌握中规模集成编码器、译码器的逻辑功能测试和使用方法； 1、学会编码器、译码器应用电路设计的方法； 3、熟悉译码显示电路的工作原理。二、实验原理：编码是用文字、符号或者数字表示特定对象的过程，在数字电路中是用二进制数进行编码的，相应的二进制数叫二进制代码。编码器就是实现编码操作的电路。本实验使用的是优先编码器74LS147，当输入端有两个或两个以上为低电平时，将对输入信号级别相对高的优先编码，其引脚排列如图6—1所示。图6—1 74LS147引脚排列图图6—2 74LS138引脚排列图译码是编码的逆过程，是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配和组合控制信号等。不同的功能可选用不同种类的译码器。译码器按照功能的不同，一般分为三类： 1、变量译码器（二进制译码器）：用以表示输入变量的状态，如2—4线、3—8线、4—16线译码器。以3—8线译码器74LS138为例介绍：图6—2为74LS138的引脚图，其中，A2A1A0为地址输入端，为译码器输出端，为使能端（只有当时，才能进行译码）。图6—3 74LS42引脚排列图图6—5为CC4511引脚排列图 2、码制变换译码器：用于同一个数据的不同代码之间的相互变换。这种译码器的代表是4—10线译码器，它的功能是将8421BCD码译为十个对象，如74LS42等。它的原理与 74LS138译码器类同，只不过它有四个输入端，十个输出端。4位输入代码共有0000—1111

删余卷积码的维特比译码器的设计与实现

删余卷积码的维特比译码器的设计与实现在数字通信系统中,特别是面向IEEE802.11ac标准的无线通信系统中,删余卷积码与对应的维特比译码算法作为一种必选的提高信息传输可靠性的技术,具有严重的研究价值。随着人们对数据传输速率要求的不断提升,硬件设备的复杂度也在不断提高,而译码复杂度、硬件系统功耗与资源消耗问题制约了删余卷积码的维特比译码器在数字通信中的进一步发展与应用。本文基于IEEE802.11ac标准,以降低算法计算复杂度、减小硬件设计的系统功耗和硬件资源消耗为目标,对信道编译码算法(包括二进制卷积编译码、交织与扰码算法)进行设计并改进;在完成算法设计的基础上对信道编码各模块进行硬件设计,本文针对传统设计方法的高功耗和高硬件消耗问题提出优化方案。本文的主要研究成果如下:1.针对删余卷积码的维特比译码算法在高码率下计算复杂度高的问题,提出改进的维特比译码算法。为了解决删余卷积码在码率高于的情况下,译码的计算复杂度较高,且随着码率的增大,译码复杂度也不断提高的问题,本文在传统的维特比译码算法中引入调整因子,可实现当码率大于时有用减少计算分支度量值的步骤,并且随着码率增大,改进算法对译码复杂度的优化更加明明,通过正交频分复用系统环路的搭建,可评估系统的误码率性能;2.针对删余卷积码的译码硬件设计复杂度随码率增高而提高的问题,提出在硬件设计过程中,增设存储删余位置指示信息的寄存器。该寄存器用来指示译码的输入数据是否为补零后的数据。在计算分支度量值时,该寄存器中的数据与度量值计算结果进行相与,得到加比选模块的输入度量值,可有用减少删余卷积码的维特比译码器在计算分支度量值时的计算步骤。本文搭建FPGA验证平台,并运用QuartusⅡ软件和SignalTapⅡ在线逻辑分析仪可验证硬件设计结果;3.针对删余卷积码的维特比译码器效率低和系统延时较大的问题,提出在译码器内部对加比选模块的设计采用4个加比选子模块并行同步运算的基4方法,可有用提高系统译码效率,并降低译码延时;4.针对信道编码的硬件设计在硬件资源消耗、系统功耗和编译码性能三者之间不平均问题,本文提出串并结合的硬件设计方法。信道编码发送端采用全并行和组合逻辑进行硬件设计,可大幅降低系统功耗;信道编码接收端采用串并结合的处理方法,通过250KHz和20MHz双时钟折中处理硬件资源消耗与系统功耗问题。

完整word版EDA7段数码显示译码器设计精

EDA 技术实验报告实验项目名称：7段数码显示译码器设计实验日期：2012.06.04 实验成绩：实验评定标准： 1）实验程序是否正确A（）B（）C（） 2）实验仿真、结果及分析是否合理A（）B（）C（） 3）实验报告是否按照规定格式A（）B（）C（）一、实验目的学习7段数码显示译码器设计，学习VHDL的CASE语句应用及多层次设计方法。二、实验器材 QuartusII7.2软件三、实验内容（实验过程）（一）． 1、首先设计一个2选1的数据选择器（1）打开软件，选择菜单file—>new,在弹出的new对话框中选择Device Design Files 的VHDL File项，按OK键后进入VHDL文本编辑方式。根据7段数码显示译码器的功能编辑相应的源程序。如下： library ieee; use ieee.std_logic_1164.all; entity decl7s is port (a:in std_logic_vector(3 downto 0; led7s:out std_logic_vector(6 downto 0; end decl7s; architecture one of decl7s is

begin process(a begin case a is when when when0=>led7s<=A1011; when1=>led7s<=@1111; when0=>led7s<=H0110; when1=>led7s<=H1101; when0=>led7s<=I1101; when1=>led7s<= when@0=>led7s<=I1111; when@1=>led7s<=H1111; whenA0=>led7s<=I0111; whenA1=>led7s<=I1100; whenH0=>led7s<=1001; whenH1=>led7s<=A1110; whenI0=>led7s<=I1001; whenI1=>led7s<=I1001; when others =>null; end case; end process; end one; 2、对该VHDL语言进行编辑后，无误后进行仿真。点击相应的编辑按钮用来检查源程序的正确性。 3.、编译和仿真仿真前要新建波形文件：filenewother filesvector waveform file 点击OK后在出现的新建波形文件左边空白栏点击鼠标右键，选择insertinsert node or bus.在出现的对话框中直接点击node finder。之后，在出现的对话框中选择list。当左边的nodes found栏中出现设计文件的输入输出端口后，点击》加入到右边的selected node 中，点击OK。在完成7段数码显示译码器源程序的编辑后，执行Processingstart compilation命令，对decl7s.vhd进行编译。下图是7段数码显示译码器对应的仿真波形：