Cadence Layout Manual (Lab Manual In Chinese)
Cadence9502 Virtuso layout Editor manual
1999?4? 19?
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???????????????????????????????????. ???, ?????????????????????????????????????????????, ??????????????????????????????????????????????. ???????????????????????????????????? Cadence_9502 Virtuso layout tool?????????????. ??, ???? tool??????????????????. ????????????????????????. ???, ??????????????????????????????????????. ????????? Cadnece_9502 Virtuso layout tool?????????????????????????????????????????????????????????????????. ??????????????????????????????????????.
1999?4? 19?
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1. ??????
1.1 ?????
???? layout ????????????. ???????( ??????????????????) ????????????, ???????????????????????. ??????????? Command tool??????????????
①[computer name]/home/user ID/mkdir ( new directory?)
② [computer name]/home/user ID/cd ( new directory?)
③ [computer name]/home/user ID/( new directory?)/
???????????????????. ????????????????????????????????. ?????????????.
1.2Cadence_9502 Virtuso layout ???
????????????????? typing???.
①[computer name]/home/user ID/(new directory?)/xhost +
② [computer name]/home/user ID/(new directory?)/layout &
??? xhost +?????????????? “access control disabled, clients can connect from any host” ??????????????, ??????????????????????????????????. ???“access control disabled, clients can connect from any host” ?????????????????????????????????.
① [computer name]/home/user ID/(new directory?)/setenv DISPLAY
computer name:0
② [computer name]/home/user ID/(new directory?)/xhost +
1.3 ?? library, cell, ???
?????????????????, CIW????????. ??1? CIW(Cell Instruction Window)?????????. ??? library???? cell?????? GDS II ???????????????????????, ??? layout ???????????????????
????.
????(CIW ??)
?? 1. CIW ??
?? library??????. CIW??????????????. Open????? Open ???????? library?????.
?? 2. Open ?????
????3??? window?????.
Library Name table????? library ??????? Library Path table???? library????????????????????????Virtuso layout tool???????( layout &?????????)??????. Mode? Edit Mode? Read Mode???? Edit Mode??????. Read Mode???????????????????????????. ????? layout ????????????????????????, ???????????????????????????????????? Edit Mode?????????? Read Mode????????. ???? Stream Out??? GDSII ??????????Import??????????????????????????????????????.
?? 4. Open library ??
?? library??????????????????????????????????. ??? OK?????????? Create Library ????.
?? 5. Library ???????
???????? Technology File table??. Technology File?????layout ???????????? layer???????, ? layer?property????????? Rule????????????????????. ??????????? isrc.tf????????????????, ???????????????????. Technology File table????? /Tool1/CDS9502/tools.sun4/dfII/samples/techfile/default.tf ? cadence ????????????????????????????????????????????? OK ????????????????????????????. ????????????????????????????????????????? Technology File table?????????????????. ???????????????????????????????????????????????????????????????????.
?? 6. Create Library ?
???????? OK ??????. ?????? library??????. ??? cell?????????. Cell? library?????????????, PC???????????????. ? library?????? Cell ????????????????.
CIW?? Open??????????????. ?????Design?????.
?? 7. Design ?????
Open Design ???????????????. Library Name table?????? library name??? Cell Name table????????????????????. View Name table?? layout??????. Version Number ??????????? 0.0?????????? GDS file? Import ????? Version???? 0.1????????. Import????????????????. Browse ???????????????????????????????????. ????? table ????????? OK ??????.
??8. Open Design?? table???
?? Cell Name??????????????????? Cell??????????????????????. ?? OK????????? Cell?????????????????..
?? 9. Cell ???????
2????????????? LSW?? LIW????????. LSW
??????????????????????????. ??????????????? layer???????. LIW???? layout design????????????????????????????.
??9. LSW(Layer Selection Window)?LIW(Layer Instruction Window)
?????????????? layer????????????. ?????????????? MPC ??????????????layer???? Layer Number? 200???? layer???????9???? layer??( backgo, grid, axis…..) ??? layer?????? layer number? 200?????. ????? layer????? design???, ?????????????????????????.
??, LSW? edit???????Set Valid Layer…?????. ??????? Set Valid Layer????????. ?? 10????????. ?????? None Valid????? OK ???????? 11??? LSW ? layer???????????????.
??10. Set Valid Layer?? None Valid???
?? 11. LSW? layer ?????
1.4 Save, Open, Close ??
?????? layout design ??????????????????????, ?????????????????????. ?? LSW?? poly layer?????????????. ??? LIW ?????????? Rectangle????????. ???????????????LIW? LSW??????????????????. ??????
?? Rectangle ?????.
?? 12. Rectangle ???
???????????????????????????????????????????. ????????????????????????????????????????????????????????????. ????? 13??????????.
?? 13. Rectangle ?????????????
?????? layout design?????????????. LIW ?????????? save ????????????. ????? LIW?window????????????????? close???????. ??????????????????????????????????????????. ?????? Yes???, ????? No ???, Close?????????? Cancel????????.
?? 14. LIW Window ?????? Close
?? 15 Save ???????????
?????? layout design????????????????. CIW?Open ??????? Design????????. (??7???8 ??) Open Design ??? table??? Library? Cell ????????????? Browse????????? Library Browser???????????????????. ? Librry? cell????????????????.
Library Browser????????
?????????????
Open Design??? table????
???????. table? Library?
Cell????????? OK ??
?????????? layout design
?????????.
?? 16 Library Browser
1.5 ????????
Cadence_9502 Virtuso ??????????CIW? Open ????????????????, ?? Quit???????. ?????????????????????????????????? OK, ???????? Cancel????????.
?? 17. ???????????? Quit???????????
2. LIW??????
2.1 ???????, ????
LIW???????????????????????????????????. ?????????????????????????????, ?????????????????????????????????????????????????????. ??????????????????????????????????. ????????????????????. ?????????????. Layout design???????????????.
2.2 ?????
LIW???????????? LIW??????????????????????????. ???????????????????????? Save, Fit Edit, Zoom In, Zoom Out, Stretch, Copy, Move, Delete, Undo, Properties, Instance, Path, Polygon, Label, Rectangle, Ruler??. ?????????4????????????.
2.3 ??????
LIW ??????????????????????????????????????????????????????????. ????? Rectangle ????????????????????, ??????????“Point at the first cornet of the rectangle”(??????????????????.)?????????????????????????????. ?????????????????????????.
3. LSW??????
3.1 ??????? & layer ????
????????? Edit? Help ?????. Edit??
????????????4?????????. ??
????????????? layer??????. ?
????????library name??????. ???
A V(All Valid), NV(None Valid), AS(All Select), NS(None Select)
??? layer ??????????. A V??? layer?
?????????? NV???? layer?????????????????. ????? layer?? LIW???????????????. ?????4??????????. AS??? layer ? LIW????????????, NS? LIW???? layer???????????????. ????????????. ?????????????????????????????????????! ?????????.
3.2 Layer???
Layer ?????? shape?? layer????????
???? layer????????? layer?????
??????????????. ??? layer???
?????????????.
4. LSW??????????? Layout Design
4.1 ????
???????????????????????????? layout design????????. ???????????????? library?Cell???? CIW, LIW, LSW?????????????. ????????????????1??2??????????????.
?????????????? .cdsinit file????????????????. ..cdsinit file? chips ????? ftp????????????????.
①[computer name]/home/user ID/ftp chisps
②Connected to chips.
220 chips FTP server (SunOS 4.1) ready.
Name (chips: user ID ) : anonymous
③ password???????????.
④ ftp> cd ebeam-data
⑤ ftp> bi
⑥ ftp> get .cdsinit
⑦ ftp> bye
⑧ [computer name]/home/user ID/ls .cdsinit (??????????
?????????????.
4???? LIW??????????? shape?????????????????.
4.1 Fit Edit & Fit All
???????? LIW??? LIW
f , ctrl+x Window - Fit ALL, Fit Edit Fit Edit??, Fit All????????. ????????????????????????????. ?????????????????????. ?????????????????????.
????? layout design???? LIW??????????????
??????????? 18????????.
Fit Edit
?? 18 Fit Edit??????????????
4.2 Zoom In
??? LIW??? LIW
?????
z Window – Zoom In
???????????????????. ???, Zoom In ??????? LIW ?????????? LIW ???????????????????????????. ???? LIW ??????????????????????????????????????????? LIW ?????????????????????, ?? LIW ???????????????. ???????LIW ????????????????????? LIW ????????????????.
?????????????????????????????????, ??????????????????????????LIW ???????????????.
LIW ??????? Zoom In ?????????????????. ???????????????????????????.
???, ?????????????????????????????????????????????????????????????????????????. ????????????.
Zoom In
??? ?? ??
??? ??
?? 19 Zoom In ? ???? ?? ??? ??? ??
4.3 Zoom Out
??? LIW ??? LIW ?????
Shift+z Window – Zoom Out by 2
Zoom Out ? ??? ?? ??? ??? ??? ??. Zoom In ?? Fit Edit ??? ?? ?? ???? ???? ???? ???? ???? ???? ??? ? ??.
??? ???? ??? ????? ? ???? ???? ?? ??? ???? ???. Zoom In ?? ?? ????, LIW ???, LIW ??? ???? ? ??? ???? ?? ??? LIW ???? ??? Zoom Out ? ??? ? ? ??.
4.4 Save
???????? LIW??? LIW
F2 Design – Save
??? layout design???????????????????. ???????????????????.
4.,5 Stretch
???????? LIW??? LIW
s Edit– Stretch
??? shape????????????????????. ???????? shape????????????????????????????. ????????? shape???????? Move ???????????. stretch???????????????????????????????????????(??:????????????????????????.) ??????????.
① Stretch??
??????
??????
② Stretch??
???????
????
( ??????
????, ??
??????
??????
?????)
③ stretch?
??
Stretch ???? Shape?????? Shape???????????????. ??? Stretch ????????????????????????????????????????????????????????. ?????????????. ????????????????? e-mail?????????????.
4.,6 Copy
???????? LIW??? LIW
c Edit– Copy
Copy??????? Shape????? Shape???????? Shape ???????????. ??? shape? Copy??? Copy ?????????, Copy? Shape??????????? shape???????????????. ?????????????????. ?????????, ??? shape???????????????????????????. ???? shape? Copy????? Copy??????????????????? Copy????? shape?????. ???? shape???????? Reference Point???????????????????. Reference Point??????????????????????? shape????????????????. Reference Point????????? shape????????????????????. ??????????????????.
① Copy? Shape?
?????????
?????.
② Reference Point?
????????
?????? ( ?
????????
????????
??? Reference Point??.) ???
????????
???????.
③ ??? ??? ?
??? ?? ??? ??? ?? ???
?? ??.
两级运算放大器的仿真验证
实验一、两级运算放大器的仿真验证 一、实验目的 1、学习集成运算电路单元的设计参数的仿真、测试、验证。 2、学习采用Cadence工具实现IC电路设计的基本操作和方法，包括电路图的编辑以及仿真调试过程。 二、实验内容 本实验通过设计一个两级运算放大器电路学习Cadence工具下电路的设计和仿真方法。实验内容包括： 1.熟悉Cadence界面及基本的建立新的cell文件等基本过程； 2.完成两级运算放大器电路的设计； 3.利用Cadence的仿真环境得到波形，分析仿真结果。 该电路设计采用上华CSMC0.5umCMOS工艺设计，工作电压5V。 三、实验原理 运算放大器是一个能将两个输入电压之差放大并输出的集成电路。运算放大器是模拟电子技术中最常见的电路，在某种程度上，可以把它看成一个类似于BJT或FET 的电子器件。它是许多模拟系统和混合信号系统中的重要组成部分。
它的主要参数包括：开环增益、单位增益带宽、相位阈度、输入阻抗、输入偏流、失调电压、漂移、噪声、输入共模与差模范围、输出驱动能力、建立时间与压摆率、CMRR、PSRR以及功耗等主要包括四部分：第一级输入级放大电路、第二级放大电路、偏置电路和相位补偿电路。 1.共模抑制比：差分放大电路抑制共模信号及放大差模信号的能力，常用 共模抑制比作为一项技术指标来衡量，其定义为放大器对差模信号的电 压放大倍数Aud与对共模信号的电压放大倍数Auc之比，称为共模抑制 比，英文全称是Common Mode Rejection Ratio，因此一般用简写CMRR 来表示，符号为Kcmr，单位是分贝db。 2.共模输入范围：是指在差分放大电路中，二个输入端所加的是大小相 等，极性相同的输入信号叫共模信号，此信号的范围叫共模输入信号范 围。 3.电源抑制比：是输入电源变化量（以伏为单位）与转换器输出变化量 （以伏为单位）的比值(PSRR)，常用分贝表示。通常把满量程电压变化 的百分数与电源电压变化的百分数之比称为电源抑制比。 4.输出摆幅：指的是，当输出信号为电压的时候，外部量的变化引起的输 出电压变化。对于无源器件，这个变化通常是从某个负电压到某个正电 压。而对于有源器件，这个变化是相对于某个固定电压，做一定幅度的 上下偏移。（无源器件也可以看作是相对电压0做偏移）。 四、实验步骤 1、登陆到UNIX系统。 在登陆界面，输入用户名stu01和密码123456。 2、Cadence的启动。 登录进去之后，点击Terminal出现窗口，输入icfb命令，启动Cadence软件。 3、根据设计指标及电路结构，估算电路参数。 4、利用Candence原理图的输入。 （1）Composer的启动。在CIW窗口新建一个单元的Schematic视图。 （2）添加器件。在comparator schematic窗口点击Add-Instance或者直
cadence多通道布局总结精要知识点
一、cadence多通道布局布线（使用模块复用的方式实现） 步骤与关键点： 1、模块生成 module生成 1、在orcad中画好模块的原理图，设定好封装，做好drc，做好元件编号。 2、检查元件属性是否设为current properties,其它设定可能出错。 2、在annotate-->allegro reuse中，选中generate reuse module,renumber design for using modules,选中unconditional,其它不选。 3、生成netlist. 4、将netlist导入到allegro，布线，布局，若无rename等需要与orcad交互的动作，选tools-->creat modules生成mdd文件.mdd文件的文件名一定要定义为：DSN NAME_ROOT SCHEMATIC NAME.mdd。DSN NAME为你定义的orcad中的dsn文件名，ROOT SCHEMATIC NAME是这个文件中的页名字。这里若定义不对，在reuse时找不到mdd文件。之后跳到第6步。 5、在allegro中export logic，然后在orcad中back annotate，并再次drc。这一步很关键。？？（实际操作时该步骤未使用） 6、模块制作完成。 使用生成的模块 1、在新的orcad设计中，选place-->herarhical block,reference中填入BLK?(注意，这里使用BLK是为了与原理图中的U？R？C？区别，保证BLK这个名字专用于moduel，不然在做完allegro后，rename 时，导回到orcad中出问题。) 在implementation type中选schematic view，在implementtation name中填入先前模块的页名称，在path and file name中选择相应的dsn文件，之后在你的原理图中出现一个block.（实质就是层次原理图的放置方法，只不过需要在原理图中新增层模块框，以免PCB中放入新的模块时无电路与之对应，则线条line会报错） 2、继续其它设计，之后在annotate-->packageing中，选中reset part name to "?",同时选中update occurrences,执行一下，将所有的元件（包括module的name改为?）,在annotate-->allegro reuse中,选中renumber design for using modules,选中incremental,选中do not change the page number,选中select modules to mark for框里的内容。其它不选。 3、drc后，出netlist. 4、导入到allegro后，palce-->manually place,选mudule,instances,将module放入。注意一下mdd文件路径的设定，不正确会找不到mdd 文件的。 5、在allegro中布好线后，可以rename到arcad中，与正常设计无区别。 6、over. 做reuse时的几个注意事项：
基于Spectre运算放大器的设计
《集成电路CAD》课程设计报告 课题：基于Spectre运算放大器的设计 一：课程设计目标及任务 利用Cadence软件设计使用差分放大器，设计其原理图，并画出其版图，模拟器各项性能指标，修改宽长比，使其最优化。 二：运算放大器概况 运算放大器（operational amplifier），简称运放（OPA），如图1.1所示： 图1.1运放示意图 运算放大器最早被设计出来的目的是将电压类比成数字，用来进行加、减、乘、除的运算，同时也成为实现模拟计算机的基本建构方块。然而，理想运算放大器的在电路系统设计上的用途却远远超过加减乘除的计算。今日的运算放大器，无论是使用晶体管或真空管、分立式元件或集成电路元件，运算放大器的效能都已经接近理想运算放大器的要求。早期的运算放大器是使用真空管设计的，现在多半是集成电路式的元件。但是如果系统对于放大器的需求超出集成电路放大器的需求时，常常会利用分立式元件来实现这些特殊规格的运算放大器。 三：原理图的绘制及仿真
3.1原理图的绘制 首先在Cadence电路编辑器界面绘制原理图如下： 图3.1电路原理图 原理图中MOS管的参数如下表： Instance name Model W/m L/m Multiplier Library Cell name View name M1 nmosl 800n 500n 1 Gpdk180 nmos symbol M2 nmosl 800n 500n 1 Gpdk180 nmos symbol M3 pmosl 1.1u 550n 1 Gpdk180 pmos symbol M4 pmosl 1.1u 550n 1 Gpdk180 pmos symbol M5 nmosl 800n 500n 1 Gpdk180 nmos symbol
Cadence PCB设计教程
一、用Design Entry CIS（Capture）设计原理图 1、创建工程：file-->new-->project ；输入工程名称，指定工程放置路径； 2、设置操作环境Options-->Preferencses: 颜色：colors/Print 格子：Grid Display 杂项：Miscellaneous .........常取默认值 3、配置设计图纸： 设定模板：Options-->Design Template:（应用于新图） 设定当前图纸Options-->Schematic Page Properities
4、创建元件及元件库 File-->New Library -->选择要添加到的工程 Design -->New Part.(或者在Library处右击选择New Part) （1）Homogeneous:复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑） （2）Heterogeneous:复合封装元件（多个元件图组成时）中使用不一样的元件图(较适用于大元件) 一个封装下多个元件图，以View ext part(previous part)切换视图 元器件封装： （1）place -->line 画线，用来画封装外形； （2）place-->pin 放置管脚；放单个或多个；
不同类型的管脚选择的type不同； 5、绘制原理图 （1）放置电器 Place-->part ；可以从设计缓存中，活着元件库，软件自带元件库，中选择；选择Add Library 增加元件库； 电源和地（power gnd)从右边工具栏中选择； （2）连接线路 wire bus：与wire之间必须以支线连接，并以网标(net alias)对应（wire:D0，D1....D7;bus:D[0..7]）数据总线和数据总线的引出线必须定义net alias （3）Schematic new page (可以多张图： 单层次电路图间，以相同名称的“电路端口连接器”off-page connector连接 多层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接 （4）PCB层预处理
Allegro器件封装设计
PCB零件封装的创建 孙海峰零件封装是安装半导体集成电路芯片的外壳，主要起到安装、固定、密封、保护芯片和增强电热性能的作用，它是芯片内部电路与外部电路的桥梁。随着电子技术飞速发展，集成电路封装技术也越来越先进，使得芯片内部电路越来越复杂的情况下，芯片性能不但没受影响，反而越来越强。 在Cadence软件中，设计者要将绘制好的原理图正确完整的导入PCB Editor 中，并对电路板进行布局布线，就必须首先确定原理图中每个元件符号都有相应的零件封装（PCB Footprint）。虽然软件自带强大的元件及封装库，但对于设计者而言，往往都需要设计自己的元件库和对应的零件封装库。在Cadence中主要使用Allegro Package封装编辑器来创建和编辑新的零件封装。 一、进入封装编辑器 要创建和编辑零件封装，先要进入Allegro Package封装编辑器界面，步骤如下： 1、执行“开始/Cadence/Release 16.3/PCB Editor”命令，弹出产品选择对话框，如下图， 点击Allegro PCB Design GXL即可进入PCB设计。 2、在PCB设计系统中，执行File/New将弹出New Drawing对话框如下图， 该对话框中，在Drawing Name中填入新建设计名称，并可点击后面Browse 改变设计存储路径；在Template栏中可选择所需设计模板；在Drawing Type 栏中，选择设计的类型。这里可以用以设计电路板（Board）、创建模型（Module），还可以用以创建以下各类封装： （1）封装符号（Package Symbol） 一般元件的封装符号, 后缀名为*.psm。PCB 中所有元件像电阻、电容、电感、IC 等的封装类型都是Package Symbol； （2）机械符号（Mechanical Symbol） 由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。有时设计PCB 的外框及螺丝孔位置都是一样的, 比如显卡, 电脑主板, 每次设计PCB时要画一次板外框及确定螺丝孔位置, 显得较麻烦。这时我们可以将PCB的外框及螺丝孔建
cadence快捷键
原理图：i放大o缩小 ctrl+mouse 放大缩小 ctrl+pageup ctrl+pagedown 左右移动 ctrl+n 下一PART ctrl+b 上一PART view->package 查看全部Part view->part 查看某一PART edit->browse 查看part、nets等 alt断开连接移动 R旋转，V垂直，H水平 原理图R 旋转shift 任意角度走线alt拖动元件时切断连接 全局修改器件属性：edit->browse->parts->shift全选所有器件->edit->properties->browse spreadsheet修改即可。 原理图库：D:\Cadence\SPB_16.3\tools\capture\library\Discrete.olb (散件) 建立原理图库：new->library Cadence olb ：ctrl+N 切换到下一PART ctrl+B 切换到前一PART 栅格的控制都在options->preferences->Grid Display Schemtic page grid控制原理图栅格 Part and symbol grid控制元器件库栅格 ******************************************************************************* ******************************* PCB例程：D:\Cadence\SPB_16.3\share\pcb\examples\board_design 测量距离：display->measure / Find->pins PCB Editor：右键->cancel 取消 类、子类color visible PCB提供两种模式，布局布线，封装库（package symbol） PCB 封转库中，怎样设置图纸大小？ 显示栅格大小？ 焊盘—>元件封装 layout->pins:x0 0 ->右键done dra place_bound_top(矩形) silkscreen_top == assemble_top assemble_top:x0 0.75 ix 1.8 iy -1.5 ix -1.8 iy 1.5 (add line) silkscreen_top: x0.6 0.94 ix -1.38 iy -1.88 ix 1.38 (add line) x1.2 0.94 ix 1.38 iy -1.88 ix -1.38 place_bound_top:add rectangle x-0.85 1 x2.65 -1 参考标号：layout->label->refdes Assembly_top 内部 Silkscreen_top 左上角 file->new->package symbol 必须有：1引脚2零件外形，轮廓线3参考编号4place_bound放置安装区 psm元件封装数据文件，dra元件封装绘图文件
Allegro元件封装(焊盘)制作方法总结
Allegro元件封装(焊盘)制作方法总结 ARM+Linux底层驱动 2009-02-27 21:00 阅读77 评论0 字号：大中小 https://www.360docs.net/doc/ed964891.html,/html/PCBjishu/2008/0805/3289.html 在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。元件封装大体上分两种，表贴和直插。针对不同的封装，需要制 作不同的Padstack。 Allegro中Padstack主要包括以下部分。 1、PAD即元件的物理焊盘 pad有三种： 1. Regular Pad，规则焊盘（正片中）。可以是：Circle 圆型、S quare 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八 边型、Shape形状（可以是任意形状）。 2. Thermal relief 热风焊盘（正负片中都可能存在）。可以是： Null（没有）、Circle 圆型、Square 方型、Oblong 拉长圆型、 Rectangle 矩型、Octagon 八边型、flash形状（可以是任意形 状）。 3. Anti pad 抗电边距（负片中使用），用于防止管脚与其他的网 络相连。可以是：Null（没有）、Circle 圆型、Square 方型、 Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形 状（可以是任意形状）。 2、SOLDERMASK：阻焊层，使铜箔裸露而可以镀涂。 3、PASTEMASK：胶贴或钢网。 4、FILMMASK：预留层，用于添加用户需要添加的相应信息，根据需要使用。 表贴元件的封装焊盘，需要设置的层面及尺寸： Regular Pad： 具体尺寸根据实际封装的大小进行相应调整后得到。推荐使用《IPC-SM-78 2A Surface Mount Design and Land Pattern Standard》中推荐的尺寸进行尺寸设计。同时推荐使用IPC-7351A LP Viewer。该软件包括目前常用的大多数S
cadence操作常用快捷键总结
x：检查并存盘，这个经常使用，它会 检查一些简单的连线错误。 s：存盘，保存（save） [：缩小 ]：放大 鼠标上的前后滚轮是放大、缩小 F：整图居中显示 u：撤销上一次操作 Esc：清楚刚键入的命令 Esc 这个很重要，是退出当前快捷方 式，要经常使用。 除非选择了另外的快捷键，否则当前 的快捷键一直存在，所以经常用Esc。 c：复制 m：移动 shift+m：移动器件但不移动连线 按住shift拖动是复制添加 Delete：删除 e 进入symbol的内部电路 Ctrl+e 从symbol内部电路中退回 i：添加元器件 p：添加端口 r：旋转器件并拖动连线 r 是90度旋转 r 后再按F3 可以选择左右翻转或者上 下翻转方向键当然可以上下左右移动 q：属性编辑 L：添加线名 shift+L：标注 N：添加几何图形 shift+N：添加标号 g：查看错误 shift+z：缩小 ctrl+z：放大 F：整图居中显示 u：撤销上一次操作 Esc：清楚刚键入的命令 Ctrl +D：取消选择，这个也可用鼠标 点击空白区域实现。经常使用这个 快捷键可以防止误操作。 c：复制 m：移动 q：显示属性 Delete：删除 i：插入模块(Instance) S：拉伸工具Stretch，要求是框选要拉 伸图形，再拉伸。我觉得这个拉伸 工具是Virtuso版图设计区别于其他 绘图软件的精华所在，能在保持图 形原有性质的前提下，自由拉伸。 这个符合Layout布局的要求。 R：画矩形 Shift+P：多边形工具Polygon P：插入Path，我翻译成“路径”。有
人翻译成“管道”。这些最后都要 Convert to Polygon的。 K：标尺工具 shift+K：清除所有标尺 L：标签工具，标签要加在特定的text 层上，这个有些人总忘记。 Shift+C：裁切(Chop)，首先调用命令，选中要裁切的图形，后画矩形裁 切。在用P快捷键画了一条Path 后，如果需要调整线宽，就需要用
cadence元件封装总结
Cadence 封装尺寸总结 1、 表贴IC a ）焊盘 表贴IC 的焊盘取决于四个参数：脚趾长度W ，脚趾宽度Z ，脚趾指尖与芯片中心的距离D ，引脚间距P ，如下图： 焊盘尺寸及位置计算：X=W+48 S=D+24 Y=P/2+1，当P<=26mil 时 Y=Z+8，当P>26mil 时 b ）silkscreen 丝印框与引脚内边间距>=10mil ，线宽6mil ，矩形即可。对于sop 等两侧引脚的封装，长度边界取IC 的非引脚边界即可。丝印框内靠近第一脚打点标记，丝印框外，第一脚附近打点标记，打点线宽视元件大小而定，合适即可。对于QFP 和BGA 封装（引脚在芯片底部的封装），一般在丝印框上切角表示第一脚的位置。 c ）place bound 该区域是为防止元件重叠而设置的，大小可取元件焊盘外边缘以及元件体外侧+20mil 即可，线宽不用设置，矩形即可。即，沿元件体以及元件焊盘的外侧画一矩形，然后将矩形的长宽分别+20mil 。 d ）assembly 该区域可比silkscreen 小10mil ，线宽不用设置，矩形即可。对于外形不规则的器件，assembly 指的是器件体的区域（一般也是矩形），切不可粗略的以一个几乎覆盖整个封装区域的矩形代替。 PS ：对于比较确定的封装类型，可应用LP Wizard 来计算详细的焊盘尺寸和位置，再得到焊盘尺寸和位置的同时还会得到silkscreen 和place bound 的相关数据，对于后两个数据，可以采纳，也可以不采纳。
2、通孔IC a）焊盘 对于通孔元件，需要设置常规焊盘，热焊盘，阻焊盘，最好把begin层，internal层，bottom 层都设置好上述三种焊盘。因为顶层和底层也可能是阴片，也可能被作为内层使用。 通孔直径：比针脚直径大8-20mil，通常可取10mil。 常规焊盘直径：一般要求常规焊盘宽度不得小于10mil，通常可取比通孔直径大20mil （此时常规焊盘的大小正好和花焊盘的内径相同）。这个数值可变，通孔大则大些，比如+20mil，通孔小则小些，比如+12mil。 花焊盘直径：花焊盘内径一般比通孔直径大20mil。花焊盘外径一般比常规焊盘大20mil （如果常规焊盘取比通孔大20mil，则花焊盘外径比花焊盘内径大20mil）。这两个数值也是可以变化的，依据通孔大小灵活选择，通孔小时可取+10-12mil。 阻焊盘直径：一般比常规焊盘大20mil，即应该与花焊盘外径一致。这个数值也可以根据通孔大小调整为+10-12mil。注意需要与花盘外径一致。 对于插件IC，第一引脚的TOP（begin）焊盘需要设置成方形。 b) Silkscreen 与表贴IC的画法相同。 c) Place bound 与表贴IC的画法相同。 d) Assembly 与表贴IC的画法相同。 3、表贴分立元件 分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，封装规则如下： a）焊盘 表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：
集成电路Cadence IC常用快捷键整理
Cadence常用快捷键整理Cadence 版图绘制 Ctrl＋A 全选 Shift＋B Return，升到上一级视图 Ctrl＋C 中断某个命令，一般用ESC代替。 Shift＋C 裁切（chop）。 C 复制，复制某个图形 Ctrl＋D 取消选择。亦可点击空白处实现。 Ctrl＋F显示上层等级 Shift＋F显示所有等级 F fit，显示你画的所有图形 K 标尺工具 Shift＋K清除所有标尺 L 标签工具 M 移动工具 Shift＋M 合并工具，Merge N 斜45对角＋正交。
Shift＋O 旋转工具。Rotate O 插入接触孔。 Ctrl＋P 插入引脚。Pin Shift＋P 多边形工具。Polygon P 插入Path（路径） Q 图形对象属性（选中一个图形先） R 矩形工具。绘制矩形图形 S 拉伸工具。可以拉伸一个边，也可以选择要拉伸的组一起拉伸 U 撤销。Undo。 Shift＋U重复。Redo。撤销后反悔 V 关联attach。将一个子图形（child）关联到一个父图形（parent）后，若移动parent，child 也跟着移动；移动child，parent不会移动。 Ctrl＋W 关闭窗口。 Shift＋W下一个视图。 W 前一个视图。 Y 区域复制Yank。和copy有区别，copy只能复制完整图形对象。 Shift＋Y 黏贴Paste。配合Yank使用。 Ctrl＋Z 视图放大两倍（也可点住鼠标右键拖动）
Shift＋Z 视图缩小两倍 Z 视图放大 ESC键撤销功能 Tab键平移视图Pan。按Tab，用鼠标点击视图区中某点，视图就会移至以该点为中心。Delete键删除 BackSpace键撤销上一点。这就不用因为Path一点画错而删除重画。可以撤销上一点。Enter键确定一个图形最后一点。也可以双击鼠标左键。 Ctrl＋方向键移动Cell。 Shift＋方向键移动鼠标。 方向键移动视图。 Cadence 仿真常用快捷键 先介绍一些快捷键，快捷键以后会经常使用。 i 是添加instance （instance） f 是合适的显示所有内容（fit） m是移动（move） w是连线（wire） q 看属性（property）
psim_opampsim运放仿真
Op-Amp Simulation – Part II EE/CS 5720/6720 This assignment continues the simulation and characterization of a simple operational amplifier. Turn in a copy of this assignment with answers in the appropriate blanks, and Cadence printouts attached. All problems to be turned in are marked in boldface. For the following problems, use the two-stage op amp you simulated in the previous assignment, using the same value of C C and the same lead compensation transistor you arrived at. For all simulations below, load the amplifier with R L = 1M ? in parallel with C L = 30pF. 1. Common-mode gain; CMRR Common-mode gain measures how much the output changes in response to a change in the common-mode input level. Ideally, the common-mode gain of an op amp is zero; the amplifier should ignore the common-mode level and amplify only the differential-mode signal. Let’s measure the common-mode gain of our op amp. In order to measure the common-mode gain in the open-loop condition, we have to once again “balance” our high-gain op amp very carefully to keep V OUT ≈ 0, just like we did in the last assignment when we measured the transfer function. Remember, we do this by adding a dc voltage source V OS in series with one of the inputs. This voltage source is set to the input offset voltage so that if no other signal is present, the output voltage will be approximately zero. Now, with this adjustment in place, we tie the two inputs together and apply an ac signal v IN , as shown below. L v OUT v IN V OS Plot the common-mode gain (in dB) transfer function of the op amp over the frequency range 1Hz – 100MHz. Plot at least 50 points per decade of frequency for good resolution. Turn in this plot. What is the common-mode gain at 10 Hz? ____________________ What is the common-mode gain at 100 kHz? ____________________ An important figure of merit in op amp design is the common-mode rejection ratio , or CMRR . CMRR is defined as the differential-mode gain divided by the common-mode gain. (Remember, if you express your gains in the logarithmic units of dB, subtraction is
Cadence学习笔记(十三)
1. 有些特殊的焊盘上要打很多孔，需要在Multiple Drill里设置。 2. .psm是元件封装的数据文件，不能直接编辑，.dra是绘图文件，我们可以用软件打开它对封装进行编辑。 3. 按room摆放： 使用PCB Editor， 1）在PCB Editor里设置room属性，导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin)，点击More，选择需要赋予room属性的元件，弹出Edit Property对话框 ，在左边的Available Properties中选择Room，value=power3v3，然后点击Apply，在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3，这样元件有了room属性； 2）接下来在PCB Editor里添加room区域，Setup - Outlines - Room Outline，在Create/Edit Option 选择Draw Rectangle，在板框内部拉出一个矩形框； 3）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power3v3，点击Place。 使用Capture CIS， 1）选中元件，右键Edit Properties，Filter by选择Cadence-Allegro，找到ROOM编辑，填写power1v6，再切换到
ALLEGRO元件封装制作
1. Allegro 零件库封装制作的流程步骤。 2. 规则形状的smd 焊盘制作方法。 3. 表贴元件封装制作方法。 4. 0805贴片电容的封装制作实例。 先创建焊盘，再创建封装 一、先制作焊盘 制作焊盘软件路径：candence\Release 16.6\PCB Editor Utilities\Pad Designer Pad Designer 界面 solderMask_top 比其它层大0.1mm,焊盘数据可以用复制、粘贴来完成。 当前层
Null:空； Circle:圆形； Square: 正方形； Oblong:椭圆形； Rectangle:长方形； Octagon: 八边形； Shape:形状； 封装制作完成后，选择路径，命名后进行保存Rect_x1_15y1_45 二、制作封装 操作步骤：打开Allegro 软件（allegro PCB design GXL ） file(new) OK 进入零件封装编辑界面。 设置图纸的尺寸（元件尺寸太小，所以图纸的尺寸也要设置小） 单位：毫米 X \Y:坐标原点绝对坐标设置 精度： 4 封装类型 线（机械）设置 栅格点设置，setup--Grid
第20讲 一、正式绘制元件封装 操作步骤： layout Pins 如果要把焊盘放在原点（0，0），选择好焊盘后，在命令（command ）行输入x 0 0 ,然后回车，这样焊盘就自动跳到坐标原点（0,0）上啦。 二、盘放置好后，绘制零件的框。步骤如下： Add Line 输入坐标的方式输入，用命令（command ）输入 如下图 表示具有电气连接的焊盘 表示没有电气连接的焊盘或引脚 选择路径，找到需要的焊盘 Rectangular:焊盘直线排列 Polar:焊盘弧形排列 Qty:表示直线排列数量； Spacing:两个焊盘中心 点之间的距离； Order:排列方向 旋转角度 Pin#:焊盘编号1 Inc:表示增量为1 Text block:表示字符的大小 OffsetX:表示字符放在焊盘中心 Class 与subclass 要选好 单独显示这一层的效果
cadence操作常用快捷键
cadence操作常用快捷键(Layout) Layout快捷键： shift+z：缩小 W快速显示最小化的LSM ctrl+z：放大 F：整图居中显示 c：复制 m：移动 shift+x：进入下一层版图 ctrl+x：还回上一层版图 i：插入模块 R：画矩形 Shift+P：多边形工具Polygon P：插入Path K：标尺工具 shift+K：清除所有标尺 L：标签工具，标签要加在特定的text层上，这个有些人总忘记。 Shift+C：裁切(Chop)，首先调用命令，选中要裁切的图形，后画矩形裁切。在用P快捷键画了一条Path后，如果需要调整线宽，就需要用到这个快捷键。Ctrl+Z 视图放大两倍Zoom In by 2Shift+Z 视图缩小两倍Zoom Out by 2Z键视图放大。 Shift+O 旋转工具。RotateCtrl+P 插入引脚。Pin Cadence Virtuoso Layout Editor快捷键归纳 右键点击拖放用来放大。放大后经常配合F键使用，恢复到全部显示。配合Tab 键使用，平移视图。 u：撤销上一次操作
Esc：清楚刚键入的命令 Ctrl +D：取消选择，这个也可用鼠标点击空白区域实现。经常使用这个快捷键可以防止误操作。 q：显示属性 Delete：删除 S：拉伸工具Stretch，要求是框选要拉伸图形，再拉伸。 O键插入接触孔。Create Contact Shift+左键加选图形， Ctrl+左键减选图形。 F2 保存。 F3 这个快捷键很有用，是控制在选取相应工具后是否显示相应属性对话框的。比如在选取Path工具后，想控制Path的走向，可以按F3调出对话框进行设置。F4 英文是Toggle Partial Select，就是用来控制是否可以部分选择一个图形。 F5 打开。 F8 Guided Path Create 切换至L90XYFirst。 Ctrl+A 全选。这个和windows下是一样的。 Shift+B Return。这个牵扯到“Hierarchy”。我翻译成“等级”。这个命令就是等级升一级，升到上一级视图。 Ctrl+C 中断某个命令，不常用。一般多按几次Esc键取消某个命令。 Shift+C 裁切(Chop)。首先调用命令，选中要裁切的图形，后画矩形裁切。 Shift+E和E是控制用户预设的一些选项。 Ctrl+F显示上层等级Hierarchy。 Shift+F显示所有等级。 F键满工作区显示。就是显示你所画的所有图形。 Ctrl+G(Zoom To Grid)。 G 这个快捷键是开关引力(Gravity)的。Gravity我觉得和AutoCAD里的吸附Snap 差不多，就是会吸附到某些节点上去。有时候这个Gravity是很讨厌的，总是乱吸附，这时可以点击G键关闭Gravity，操作完成后再打开。 Shift+M 合并工具。Merge M键移动工具。Move。点选Move工具后，选中要移动的图形，然后在屏幕上任意一处单击一下，这个就是确定移动的参考点，然后就可以自由移动了。这个也可以通过鼠标先选中一个图形，移动鼠标当鼠标箭头变成十字方向的时候就可以拖动来实现。 Ctrl+N，Shift+N和N是控制走向的。 Ctrl+N 先横后竖。L90XFirst Shift+N 直角正交。Orthogonal N键斜45对角+正交。Diagonal Shift+P 多边形工具。Polygon Shift+Q 打开设计属性对话框。选中一个图形先。 Q键图形对象属性。这个实用。经常用来更改图形属性。也是选中一个图形先。Ctrl+R 是Redraw重画。 Shift+R 是Reshape重定形。就是在原来的图形上再补上一块图形。Ctrl+S 是Split。我翻译成“添加拐点”。就是配合Stretch命令可以是原来直的Path打弯。 Shift+S 是Search查找。
Cadence基于CIS的模块复用
关于allegro模块复用问题 孙海峰在使用Allegro PCB进行复杂电路设计时候，往往会遇到一部分电路被反复使用的情况，设计者可以按照之前的经验很快的做出相同的设计，但是这无疑浪费了不少时间。尤其对于大规模复杂设计，如果设计者浪费时间在反复的工作上，这是严重的损失。Allegro PCB允许设计者一开始就将复用模块设计好，以后只要直接调用复用模块就可以直接用以设计更复杂的电路板了。 这对于大规模集成设计无疑是非常好的选择，它不仅让设计者不必花费时间在相同模块反复设计上，更有利于电路的模块化设计和团队合作设计。 接下来我从Allegro PCB出发，详细阐述模块复用设计的具体步骤。 一、设计复用模块 首先在复杂设计之初，确定复用模块，然后对它进行设计。复用模块的设计与普通PCB设计流程相似，包括原理图设计，DRC检查，导出网表，PCB设计和原理图反标的整个流程。 1、在Capture页面中画好复用模块的原理图，设定好元件封装，完成DRC 检查，做好元件编号等原理图设计如下图； 注意：检查元件属性是否设为current properties，其它设定可能出错。 2、对设计执行Tools/Annotate进行原理图标注，在PCB Editor Reuse选项卡中勾选Generate reuse module，Renumber design for using modules，选中Unconditional如下图。
3、执行Tools/Design Rules Check进行电路DRC检查，正确无误后执行 Tools/Create Netlist命令生成网表，并导入PCB设计中。 4、复用模块的PCB设计 在Allegro PCB Editor中对该复用模块进行设计，完成设计后执行 Tools/Create Module命令，并框选复用模块所有元件、网络、连线等信息。
cadence封装学习笔记(含实例)
Cadence封装制作实例 这是因为本人现在在学习PCB layout，而网上没有很多的实例来讲解，如果有大师愿意教我那有多好啊，嘿嘿！这里本人把学习cadence封装后的方法通过实例给其他的初学者更好的理解，因为本人也是初学者，不足或错误的地方请包涵，谢谢！ 一. M12_8芯航空插座封装制作 1.阅读M12_8芯航空插座的Datasheet了解相关参数； 根据Datasheet可知： a.航空插座的通孔焊盘Drill尺寸为 1.2mm≈50mil，我们可以设计其焊盘为 P65C50（焊盘设计会涉及到）； b.航空插座的直径为 5.5mm=21 6.53mil，以5.5/2mm为半径； 2.根据参数设计该航空插座的焊盘； a.已知钻孔直径Drill_size≈50mil可知：Regular Pad=Drill_size+16mil 通孔焊盘尺寸计算规则： 设元器件直插引脚直径为M，则 1)钻孔直径Drill_size=M+12mil，M≤40
=M+16mil，40＜M≤80 =M+20mil，M＞80 2)规则焊盘Regular Pad=Drill_size+16mil，Drill_size＜50mil =Drill_size+30mil，Drill_size≥50mil =Drill_size+40mil，Drill_size为矩形或椭圆形 3)阻焊盘Anti-Pad=Regular Pad+20mil 4)热风焊盘Drill_size＜10mil，内径ID=Drill_size+10mil，外径 OD=Drill_size+20mil； Drill_size＞10mil，内径ID= Drill_size+20mil 外径OD= Regular Pad+20mil = Drill_size+36mil，Drill_size＜50mil = Drill_size+50mil，Drill_size≥50mil = Drill_size+60mil，Drill_size为矩形或椭圆b.按照通孔焊盘计算方式我们命名为P65C50，打开Pad_Designer； File\NEW,点击Browse，选择文件所放路径，新建P65C50.pad文件 新建好文件后，设置相关参数：
cadence操作常用快捷键总结
CIS Explore Ctrl+Tab 切换到原理图页面而不关闭CIS Explore CIS Explore Ctrl+Shift+Tab 切换到原理图页面而不关闭CIS Explore 原理图页面编辑CTRL+A 全选所有 原理图页面编辑 B 放置总线BUS 原理图页面编辑 E 放置总线BUS的分支Entry 原理图页面编辑 F 放置电源符号 原理图页面编辑G 放置GND符号 原理图页面编辑J 放置连接点 原理图页面编辑N 放置网络别名 原理图页面编辑P 放置元件(从元件库) 原理图页面编辑T 放置文本Text 原理图页面编辑W 放置电气连线 原理图页面编辑Y 放置图形连线 原理图页面编辑X 放置无连接符号 原理图页面编辑F7 记录宏操作 原理图页面编辑F8 回放宏操作 原理图页面编辑F9 配置宏操作 元件库编辑(绘图) CTRL+B 跳转至前一个part 元件库编辑(绘图) CTRL+N 跳转至后一个part 原理图页面及元件库编辑 CTRL+E 编辑属性 原理图页面及元件库编辑 CTRL+F 查找 原理图页面及元件库编辑 CTRL+T 吸附格点设置 原理图页面及元件库编辑 CTRL+Y 重做(恢复) 原理图页面及元件库编辑 CTRL+Z 撤销 原理图页面及元件库编辑 F4 重复操作 原理图页面及元件库编辑 C 以鼠标指针为中心 原理图页面及元件库编辑 H 水平镜像 原理图页面及元件库编辑 I 放大 原理图页面及元件库编辑 O 缩小 原理图页面及元件库编辑 R 旋转 原理图页面及元件库编辑 V 垂直镜像 原理图页面及元件库编辑 E 结束连线、BUS、图形连线