Cadence IC5141与IC615库相互转化

Cadence IC5141与IC615库相互转化
Cadence IC5141与IC615库相互转化

Cadence IC5141与IC615库相互转化

IC5141的数据格式为CDB,IC615的数据格式为OpenAccess(OA),因而5141的库和615的库相互之间不能直接调用,也就是说在调用之前必须完成CDB和OA之间的相互转化。

1、IC5141库转为IC615库

假设现有IC5141的工作目录为/home/IC5141,工艺库为tsmc018,设计库为test1。

新建文件夹IC615,即/home/615。运行virtuoso,在CIW界面进行如下操作,ToolsàConversion Tool BoxàCDB to OpenAccess Translator,找到原来5141的cds.lib(/home/IC5141/cds.lib),然后选择需要转换的库文件。例如选择test1和tsmc018两个库。这样就可以在IC615下查看或继续原来的设计。

2、IC615库转为IC5141库

基于上面转换之后的tsmc018工艺库,新建立一个test2设计库。这时候可能会遇到一个问题,有的工艺库的layout不支持615版本。因此,必须把设计原理图导回到5141中去。具体步骤如下:

(1)把/home/IC615/tsmc018替换成原来的5141的工艺库。

(2)在终端输入:

cd /home/IC615

cdsLibEditor –batchWriteLibdefs lib.defs

cd /home/IC5141

oa2cdb –lib test2 -cdslibpath /home/IC615/defs -tech tech.tf

cadence多通道布局总结精要知识点

一、cadence多通道布局布线(使用模块复用的方式实现) 步骤与关键点: 1、模块生成 module生成 1、在orcad中画好模块的原理图,设定好封装,做好drc,做好元件编号。 2、检查元件属性是否设为current properties,其它设定可能出错。 2、在annotate-->allegro reuse中,选中generate reuse module,renumber design for using modules,选中unconditional,其它不选。 3、生成netlist. 4、将netlist导入到allegro,布线,布局,若无rename等需要与orcad交互的动作,选tools-->creat modules生成mdd文件.mdd文件的文件名一定要定义为:DSN NAME_ROOT SCHEMATIC NAME.mdd。DSN NAME为你定义的orcad中的dsn文件名,ROOT SCHEMATIC NAME是这个文件中的页名字。这里若定义不对,在reuse时找不到mdd文件。之后跳到第6步。 5、在allegro中export logic,然后在orcad中back annotate,并再次drc。这一步很关键。??(实际操作时该步骤未使用) 6、模块制作完成。 使用生成的模块 1、在新的orcad设计中,选place-->herarhical block,reference中填入BLK?(注意,这里使用BLK是为了与原理图中的U?R?C?区别,保证BLK这个名字专用于moduel,不然在做完allegro后,rename 时,导回到orcad中出问题。) 在implementation type中选schematic view,在implementtation name中填入先前模块的页名称,在path and file name中选择相应的dsn文件,之后在你的原理图中出现一个block.(实质就是层次原理图的放置方法,只不过需要在原理图中新增层模块框,以免PCB中放入新的模块时无电路与之对应,则线条line会报错) 2、继续其它设计,之后在annotate-->packageing中,选中reset part name to "?",同时选中update occurrences,执行一下,将所有的元件(包括module的name改为?),在annotate-->allegro reuse中,选中renumber design for using modules,选中incremental,选中do not change the page number,选中select modules to mark for框里的内容。其它不选。 3、drc后,出netlist. 4、导入到allegro后,palce-->manually place,选mudule,instances,将module放入。注意一下mdd文件路径的设定,不正确会找不到mdd 文件的。 5、在allegro中布好线后,可以rename到arcad中,与正常设计无区别。 6、over. 做reuse时的几个注意事项:

CADENCE元件库

Cadence OrCAD Capture 具有快捷、通用的设计输入能力,使Cadence OrCAD Capture 线路图输入系统成为全球最广受欢迎的设计输入工具。它针对设计一个新的模拟电路、修改现有的一个PCB 的线路图、或者绘制一个HDL 模块的方框图,都提供了所需要的全部功能,并能迅速地验证您的设计。OrCAD Capture 作为设计输入工具,运行在PC 平台,用于FPGA、PCB 和Cadence? OrCAD? PSpice?设计应用中,它是业界第一个真正基于Windows 环境的线路图输入程序,易于使用的功能及特点已使其成为线路图输入的工业标准。 本文介绍在Cadence OrCAD Capture 设计的时候,在不同的元件库中,包含的元件资料,都是介绍Cadence OrCAD Capture 本身自带的元件库,所以大家在自己的软件中,都可以看到,方便的选择自己的元件了 AMPLIFIER.OLB 共182个零件,存放模拟放大器IC,如CA3280,TL027C,EL4093等。 ARITHMETIC.OLB 共182个零件,存放逻辑运算IC,如TC4032B,74LS85等。 A TOD.OLB 共618个零件,存放A/D转换IC,如ADC0804,TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件,存放汇流排驱动IC,如74LS244,74LS373等数字IC。 CAPSYM.OLB 共35个零件,存放电源,地,输入输出口,标题栏等。 CONNECTOR.OLB 共816个零件,存放连接器,如4 HEADER,CON A T62,RCA JACK等。 COUNTER.OLB 共182个零件,存放计数器IC,如74LS90,CD4040B。 DISCRETE.OLB 共872个零件,存放分立式元件,如电阻,电容,电感,开关,变压器等常用零件。 DRAM.OLB 共623个零件,存放动态存储器,如TMS44C256,MN41100-10等。 ELECTRO MECHANICAL.OLB 共6个零件,存放马达,断路器等电机类元件。 FIFO.OLB 共177个零件,存放先进先出资料暂存器,如40105,SN74LS232。

OrCAD Capture CIS Cadence原理图绘制

OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2,设置标题栏..................................... 3,创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2,修改元件库位置,新建原理图封库................. 3,原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库,放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................

CADENCE工具VIRTUSO-DRACULA入门介绍

CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1.使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1.找一台装有IC工具的服务器 (2) 1.2.连接到这台计算机上 (2) 2.IC工具的软件环境配置 (3) 2.1.创建IC工具的启动目录,即工作目录。 (3) 2.2.将配置文件拷贝到IC工具的启动目录 (3) 2.3.将工艺文件和显示文件拷贝至工作目录 (3) 2.4.启动IC工具,命令为icfb& (3) 3.IC工具的使用 (4) 3.1.新建一个设计库 (4) 3.2.Compile一个工艺文件 (5) 3.3.创建新设计 (5) 3.4.编辑电路图 (5) 3.5.编辑版图 (6) 3.6.根据习惯改变版图层次的显示特性 (7) 3.7.完成版图编辑之后保存,退出 (8) 4.版图的DRC检查 (8) 4.1.基于Diva的方式(不推荐) (8) 4.2.基于Dracula的方式(推荐) (8) 5.LVS (10) 5.1.准备版图的GDS文件 (10) 5.2.准备电路网表 (10) 5.3.用LOGLVS转换电路网表成LVS要求格式 (11) 5.4.修改lvs的命令文件 (12) 5.5.运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6.在控制台下,运行https://www.360docs.net/doc/ec2572914.html,文件 (12) 5.7.查看错误 (12) 5.8.修正版图或网表错误 (13) 6.一些小经验 (13) 7.附件清单 (14)

Cadence工具Virtuso/Dracula入门介绍 (以上华0.6um DPDM工艺设计库为例) Cadence 是一套功能强大的EDA软件,包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的,IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式,而Dracula是基于命令行的方式;Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步:准备schmematic(电路)、画layout(版图)、作版图设计规则检查(DRC)、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语: ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1.使用Virtuso/Diva/Dracula之前的准备 1.1.找一台装有IC工具的服务器 Virtuso不能单独安装,所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2.连接到这台计算机上 除非是在自己的计算机上安装有IC工具,否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法: a.向管理员申请用户(每个人都已经有了一个用户) b.下载远程登录软件Exceed, 在本地计算机上安装; 安装完毕之后进行远程登录配置: 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm,Host:219.223.169.111,Host type: Linux(下拉菜单选择),其余next即可。c.完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器;不同的服务器所需的软件设置均有所不同,配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。

Cadence PCB设计教程

一、用Design Entry CIS(Capture)设计原理图 1、创建工程:file-->new-->project ;输入工程名称,指定工程放置路径; 2、设置操作环境Options-->Preferencses: 颜色:colors/Print 格子:Grid Display 杂项:Miscellaneous .........常取默认值 3、配置设计图纸: 设定模板:Options-->Design Template:(应用于新图) 设定当前图纸Options-->Schematic Page Properities

4、创建元件及元件库 File-->New Library -->选择要添加到的工程 Design -->New Part.(或者在Library处右击选择New Part) (1)Homogeneous:复合封装元件中(多个元件图组成时)每个元件图都一样(default适用于标准逻辑) (2)Heterogeneous:复合封装元件(多个元件图组成时)中使用不一样的元件图(较适用于大元件) 一个封装下多个元件图,以View ext part(previous part)切换视图 元器件封装: (1)place -->line 画线,用来画封装外形; (2)place-->pin 放置管脚;放单个或多个;

不同类型的管脚选择的type不同; 5、绘制原理图 (1)放置电器 Place-->part ;可以从设计缓存中,活着元件库,软件自带元件库,中选择;选择Add Library 增加元件库; 电源和地(power gnd)从右边工具栏中选择; (2)连接线路 wire bus:与wire之间必须以支线连接,并以网标(net alias)对应(wire:D0,D1....D7;bus:D[0..7])数据总线和数据总线的引出线必须定义net alias (3)Schematic new page (可以多张图: 单层次电路图间,以相同名称的“电路端口连接器”off-page connector连接 多层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接 (4)PCB层预处理

Cadence 原理图库设计

Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为: Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性,用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库,但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中,如图示,打开Part Developer。 然后出现如下画面, 点击Create New,下图新菜单中提示大家选择库路径,新建库元件名称及器件类型。

点击ok后,Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置,便于检查信号与管脚的对应,但矢量管脚却可使原理图更简洁,适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式(A1; 1A; 1A1)进行选择,一但选定,编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效,点击ADD即可加入新的管脚。 (注:不论是标量或矢量管脚,均可采用集体输入,如在Pin Names栏可输入A1-A8, 1C-16C)

Cadence原理图绘制流程

第一章设计流程 传统的硬件系统设计流程如图1-1所示,由于系统速率较低,整个系统基本工作在集中参数模型下,因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高,系统速率快速的提升,系统的实际行为和理想模型之间的差距越来越大,各设计阶段之间的影响也越来越显著。为了保证设计的正确性,设计流程也因此有所变动,如图1-2所示,主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常,减少失败的可能性。 细化并调整以上原理图设计阶段的流 程,并结合我们的实际情况,原理图设计 阶段应该包括如下几个过程: 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括,系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作,并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求,在这一阶段需要完成各部分电路具体连接方式的设计框图,同时再次确认器件的相关参数符合系统的要求,并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括:器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源(参考设计、曾验证过的设计等),参数选择说明,高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计,并充分考虑可扩展性。

在编写相关文档的的同时需要完成EPLD内部逻辑的设计,确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容,在设计中可以根据实际情况,有选择的对部分重要连线作相关仿真,也可以根据I/O的阻抗,上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。

cadence快捷键

原理图:i放大o缩小 ctrl+mouse 放大缩小 ctrl+pageup ctrl+pagedown 左右移动 ctrl+n 下一PART ctrl+b 上一PART view->package 查看全部Part view->part 查看某一PART edit->browse 查看part、nets等 alt断开连接移动 R旋转,V垂直,H水平 原理图R 旋转shift 任意角度走线alt拖动元件时切断连接 全局修改器件属性:edit->browse->parts->shift全选所有器件->edit->properties->browse spreadsheet修改即可。 原理图库:D:\Cadence\SPB_16.3\tools\capture\library\Discrete.olb (散件) 建立原理图库:new->library Cadence olb :ctrl+N 切换到下一PART ctrl+B 切换到前一PART 栅格的控制都在options->preferences->Grid Display Schemtic page grid控制原理图栅格 Part and symbol grid控制元器件库栅格 ******************************************************************************* ******************************* PCB例程:D:\Cadence\SPB_16.3\share\pcb\examples\board_design 测量距离:display->measure / Find->pins PCB Editor:右键->cancel 取消 类、子类color visible PCB提供两种模式,布局布线,封装库(package symbol) PCB 封转库中,怎样设置图纸大小? 显示栅格大小? 焊盘—>元件封装 layout->pins:x0 0 ->右键done dra place_bound_top(矩形) silkscreen_top == assemble_top assemble_top:x0 0.75 ix 1.8 iy -1.5 ix -1.8 iy 1.5 (add line) silkscreen_top: x0.6 0.94 ix -1.38 iy -1.88 ix 1.38 (add line) x1.2 0.94 ix 1.38 iy -1.88 ix -1.38 place_bound_top:add rectangle x-0.85 1 x2.65 -1 参考标号:layout->label->refdes Assembly_top 内部 Silkscreen_top 左上角 file->new->package symbol 必须有:1引脚2零件外形,轮廓线3参考编号4place_bound放置安装区 psm元件封装数据文件,dra元件封装绘图文件

Cadence元件库介绍

Cadence ORCAD CAPTURE元件库介绍 - Cadence OrCAD Capture 具有快捷、通用的设计输入能力,使Cadence O rCAD Capture 线路图输入系统成为全球最广受欢迎的设计输入工具。它针对设计一个新的模拟电路、修改现有的一个PCB 的线路图、或者绘制一个HDL 模块的方框图,都提供了所需要的全部功能,并能迅速地验证您的设计。OrC AD Capture 作为设计输入工具,运行在PC 平台,用于FPGA 、PCB 和C adence? OrCAD? PSpice?设计应用中,它是业界第一个真正基于Windows 环境的线路图输入程序,易于使用的功能及特点已使其成为线路图输入的工业标准。 本文介绍在Cadence OrCAD Capture 设计的时候,在不同的元件库中,包含的元件资料,都是介绍Cadence OrCAD Capture 本身自带的元件库,所以大家在自己的软件中,都可以看到,方便的选择自己的元件了 AMPLIFIER.OLB 共182个零件,存放模拟放大器IC,如CA3280,TL027C,EL4093等。 ARITHMETIC.OLB 共182个零件,存放逻辑运算IC,如TC4032B,74LS85等。 ATOD.OLB 共618个零件,存放A/D转换IC,如ADC0804,TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件,存放汇流排驱动IC,如74LS244,74LS373等数字IC。 CAPSYM.OLB 共35个零件,存放电源,地,输入输出口,标题栏等。 CONNECTOR.OLB 共816个零件,存放连接器,如4 HEADER,CON AT62,RCA JACK等。 COUNTER.OLB 共182个零件,存放计数器IC,如74LS90,CD4040B。 DISCRETE.OLB 共872个零件,存放分立式元件,如电阻,电容,电感,开关,变压器等常用零件。 DRAM.OLB 共623个零件,存放动态存储器,如TMS44C256,MN41100-10等。

cadence工具介绍

标签:cadence工具介绍 cadence工具介绍 主要是cadence的常用工具: (一)System & Logic Design & Verification 1、SPW:系统仿真工具,与matlab相似,但是比其专业,用于系统建模,常用于通信系统2、Incisive: 就是大家最常用的nc_verilog, nc_sim, nc_lauch,以及ABV,TBV的集合,仿真和验证功能很强大 (二)Synthesis & Place & Route 1、BuildGates:与DC同期推出的综合工具,但是在国内基本上没有什么市场,偶尔有几家公司用2、RTL Complil er:继BuildGates之后的一个综合工具,号称时序,面积和功耗都优于DC,但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师,几乎都用它。是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具,但是盗版太少,所以也只有大公司能用且都用,但是目前astro在国内有赶超之意5、Cetlic :噪声分析工具,权威6、Fire&Ice: 分布参数提取工具,国内很多人用synopsys的StarRC 7、VoltageStrom:静态功耗和动态功耗分析的很不错的工具,与s 的Power Complier相同。8、SingnalStrom:时序分析工具,唯一一个能建库的工具9、nanoroute : 很强大的布线器喔,但是不是一般人能用的到的。我也是在cadence实习的时候爽过的,比astro快十倍不止。 (三)custom IC Design 1、Virtoso:版图编辑工具,没有人不知道吧,太常用了,现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具,用的比较普遍,但是calibre是标准,很多公司都是用其中的一个和calibre同时验证,我好可怜,现在只能用herculus (四)数模混合信号设计这部分太多了,但是一个ADE的环境基本上都能包括,不细说了,打字都打累了(五)PCB A llego最为典型了,很多大公司都用的。 系统分类: 软件开发 | 用户分类: IC设计 | 来源: 原创 | 【推荐给朋 友】 | 【添加到收藏夹】 Cadence 是一个大型的EDA 软件,它几乎可以完成电子设计的方方面面,包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统。 包括原理图输入、生成、模拟数字/混合电路仿真,fpga设计,pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括: A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。

Cadence元件库介绍

Cadence元件库介绍 AMPLIFIER.OLB共182个零件,存放模拟放大器IC,如CA3280,TL027C,EL4093等。ARITHMETIC.OLB共182个零件,存放逻辑运算IC,如TC4032B,74LS85等。 ATOD.OLB共618个零件,存放A/D转换IC,如ADC0804,TC7109等。 BUS DRIVERTRANSCEIVER.OLB共632个零件,存放汇流排驱动IC,如74LS244,74LS373等数字IC。CAPSYM.OLB共35个零件,存放电源,地,输入输出口,标题栏等。 CONNECTOR.OLB共816个零件,存放连接器,如4HEADER,CON AT62,RCA JACK等。COUNTER.OLB共182个零件,存放计数器IC,如74LS90,CD4040B。 DISCRETE.OLB共872个零件,存放分立式元件,如电阻,电容,电感,开关,变压器等常用零件。DRAM.OLB共623个零件,存放动态存储器,如TMS44C256,MN41100-10等。 ELECTRO MECHANICAL.OLB共6个零件,存放马达,断路器等电机类元件。 FIFO.OLB共177个零件,存放先进先出资料暂存器,如40105,SN74LS232。 FILTRE.OLB共80个零件,存放滤波器类元件,如MAX270,LTC1065等。 FPGA.OLB存放可编程逻辑器件,如XC6216/LCC。 GATE.OLB共691个零件,存放逻辑门(含CMOS和TLL)。 LATCH.OLB共305个零件,存放锁存器,如4013,74LS73,74LS76等。 LINE DRIVER RECEIVER.OLB共380个零件,存放线控驱动与接收器。如SN75125,DS275等。MECHANICAL.OLB共110个零件,存放机构图件,如M HOLE2,PGASOC-15-F等。MICROCONTROLLER.OLB共523个零件,存放单晶片微处理器,如68HC11,AT89C51等。MICRO PROCESSOR.OLB共288个零件,存放微处理器,如80386,Z80180等。 MISC.OLB共1567个零件,存放杂项图件,如电表(METER MA),微处理器周边(Z80-DMA)等未分类的零件。 MISC2.OLB共772个零件,存放杂项图件,如TP3071,ZSD100等未分类零件。 MISCLINEAR.OLB共365个零件,存放线性杂项图件(未分类),如14573,4127,VFC32等。MISCMEMORY.OLB共278个零件,存放记忆体杂项图件(未分类),如28F020,X76F041等。MISCPOWER.OLB共222个零件,存放高功率杂项图件(未分类),如REF-01,PWR505,TPS67341等。MUXDECODER.OLB共449个零件,存放解码器,如4511,4555,74AC157等。 OPAMP.OLB共610个零件,存放运放,如101,1458,UA741等。 PASSIVEFILTER.OLB共14个零件,存放被动式滤波器,如DIGNSFILTER,RS1517T,LINE FILTER等。PLD.OLB共355个零件,存放可编程逻辑器件,如22V10,10H8等。 PROM.OLB共811个零件,存放只读记忆体运算放大器,如18SA46,XL93C46等。REGULATOR.OLB共549个零件,存放稳压IC,如78xxx,79xxx等。 SHIFTREGISTER.OLB共610个零件,存放移位寄存器,如4006,SNLS91等。 SRAM.OLB共691个零件,存放静态存储器,如MCM6164,P4C116等。 TRANSISTOR.OLB共210个零件,存放晶体管(含FET,UJT,PUT等),如2N2222A,2N2905等。

Cadence学习笔记(十三)

1. 有些特殊的焊盘上要打很多孔,需要在Multiple Drill里设置。 2. .psm是元件封装的数据文件,不能直接编辑,.dra是绘图文件,我们可以用软件打开它对封装进行编辑。 3. 按room摆放: 使用PCB Editor, 1)在PCB Editor里设置room属性,导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin),点击More,选择需要赋予room属性的元件,弹出Edit Property对话框 ,在左边的Available Properties中选择Room,value=power3v3,然后点击Apply,在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3,这样元件有了room属性; 2)接下来在PCB Editor里添加room区域,Setup - Outlines - Room Outline,在Create/Edit Option 选择Draw Rectangle,在板框内部拉出一个矩形框; 3)按照room属性来摆放,Place - Quick Place,在Placement Filter里选择Place by room,在下拉列表中选择power3v3,点击Place。 使用Capture CIS, 1)选中元件,右键Edit Properties,Filter by选择Cadence-Allegro,找到ROOM编辑,填写power1v6,再切换到,可以看到room属性已经带过来了; 2)属性设置好以后,要把属性做到网表里,需要重新生成网表,点击.dsn,Tools - Create Netlist;3)回到PCB Editor,重新导入网表,File - Import - Logic; 4)创建room,Setup - Outlines - Room Outline,在Create/Edit Option选择Draw Rectangle,画出power1v6的room; 5)按照room属性来摆放,Place - Quick Place,在Placement Filter里选择Place by room,在下拉列表中选择power1v6,点击Place。

于博士Cadence视频教程原理图设计pdf

Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲:OrCAD Capture CIS原理图创建 第16讲 - 第26讲:Cadence Allegro PCB创建封装 第27讲 - 第36讲:Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲:Cadence Allegro PCB设置布线规则 第47讲 - 第56讲:Cadence Allegro PCB布线 第57讲 - 第60讲:Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍,学习方法,了解CADENCE软件 1.要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2.教程内容

3.软件介绍 Design Entry CIS:板级原理图工具 Design Entry HDL:设计芯片的原理图工具,板级设计不用 Layout Plus:OrCAD自带的PCB布线工具,功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate:OrCAD自带的PCB布线工具,功能不如PCB Editor强大PCB Editor:Cadence 的PCB布线工具 PCB Librarian:Cadence 的PCB封装制作工具 PCB Router:Cadence 的自动布线器 PCB SI:Cadence 的PCB信号完整性信号仿真的工具 SigXplorer:Cadence 的PCB信号完整性信号仿真的工具 4.软件列表

5.开始学习Design Entry CIS 启动:Start/Cadence SPB 16.2/Design Entry CIS 启动后,显示下图: 里面有很多选项,应该是对应不同的License 本教程使用:OrCAD Capture CIS 我个人认为:Allegro PCB Design CIS XL是所有可选程序中,功能最强大的,但不知道,强在哪里;而且本教程的原理图文件可以使用上表中不同的程序打开 6.选择OrCAD Capture CIS,启动后显示下图

Cadenceallegro菜单解释

Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单,接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件,点new菜单进入对话框后,drawing type里面包含有9个选项,一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可,其他7个选项一般很少用,大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件,或者封装库文件。 recent designs 打开你所设计的PCB文件,一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为,重命名。 import import 菜单包含许多项,下面详细解释一下我们经常用到的命令。 logic 导入网表,详细介绍在allegro基础教程连载已经有介绍,在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用,略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下: 点import/DXF后,在弹出的对话框选择,在DXF file里选择你要导入的DXF的路径,DXF units 选择MM,然后勾选use default text table和incremental addition,其他默认即可。再点edit/view layers弹出对话框,勾选select all,DXF layer filter 选择all,即为导入所有层的信息,然后在下面的class里选择board geometry,subclass选择assembly_notes,因为一般导入结构要素图都是导入这一层,然后点ok,进入了点import/DXF后弹出的对话框,然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用,略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大,也是我们在PCB设计中经常用的命令,如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。

Cadence基于CIS的模块复用

关于allegro模块复用问题 孙海峰在使用Allegro PCB进行复杂电路设计时候,往往会遇到一部分电路被反复使用的情况,设计者可以按照之前的经验很快的做出相同的设计,但是这无疑浪费了不少时间。尤其对于大规模复杂设计,如果设计者浪费时间在反复的工作上,这是严重的损失。Allegro PCB允许设计者一开始就将复用模块设计好,以后只要直接调用复用模块就可以直接用以设计更复杂的电路板了。 这对于大规模集成设计无疑是非常好的选择,它不仅让设计者不必花费时间在相同模块反复设计上,更有利于电路的模块化设计和团队合作设计。 接下来我从Allegro PCB出发,详细阐述模块复用设计的具体步骤。 一、设计复用模块 首先在复杂设计之初,确定复用模块,然后对它进行设计。复用模块的设计与普通PCB设计流程相似,包括原理图设计,DRC检查,导出网表,PCB设计和原理图反标的整个流程。 1、在Capture页面中画好复用模块的原理图,设定好元件封装,完成DRC 检查,做好元件编号等原理图设计如下图; 注意:检查元件属性是否设为current properties,其它设定可能出错。 2、对设计执行Tools/Annotate进行原理图标注,在PCB Editor Reuse选项卡中勾选Generate reuse module,Renumber design for using modules,选中Unconditional如下图。

3、执行Tools/Design Rules Check进行电路DRC检查,正确无误后执行 Tools/Create Netlist命令生成网表,并导入PCB设计中。 4、复用模块的PCB设计 在Allegro PCB Editor中对该复用模块进行设计,完成设计后执行 Tools/Create Module命令,并框选复用模块所有元件、网络、连线等信息。

Cadence ORCAD CAPTURE元件库介绍

Cadence ORCAD CAPTURE元件库介绍AMPLIFIER.OLB 共182个零件,存放模拟放大器IC,如CA3280,TL027C,EL4093等。ARITHMETIC.OLB 共182个零件,存放逻辑运算IC,如TC4032B,74LS85等。 ATOD.OLB 共618个零件,存放A/D转换IC,如ADC0804,TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件,存放汇流排驱动IC,如74LS244,74LS373等数字IC。CAPSYM.OLB 共35个零件,存放电源,地,输入输出口,标题栏等。CONNECTOR.OLB 共816个零件,存放连接器,如4 HEADER,CON AT62,RCA JACK等。COUNTER.OLB 共182个零件,存放计数器IC,如74LS90,CD4040B。 DISCRETE.OLB 共872个零件,存放分立式元件,如电阻,电容,电感,开关,变压器等常用零件。 DRAM.OLB 共623个零件,存放动态存储器,如TMS44C256,MN41100-10等。ELECTRO MECHANICAL.OLB 共6个零件,存放马达,断路器等电机类元件。 FIFO.OLB 共177个零件,存放先进先出资料暂存器,如40105,SN74LS232。FILTRE.OLB 共80个零件,存放滤波器类元件,如MAX270,LTC1065等。 FPGA.OLB 存放可编程逻辑器件,如XC6216/LCC。 GATE.OLB 共691个零件,存放逻辑门(含CMOS和TLL)。 LATCH.OLB

共305个零件,存放锁存器,如4013,74LS73,74LS76等。 LINE DRIVER RECEIVER.OLB 共380个零件,存放线控驱动与接收器。如SN75125,DS275等。MECHANICAL.OLB 共110个零件,存放机构图件,如M HOLE 2,PGASOC-15-F等。MICROCONTROLLER.OLB 共523个零件,存放单晶片微处理器,如68HC11,AT89C51等。 MICRO PROCESSOR.OLB 共288个零件,存放微处理器,如80386,Z80180等。 MISC.OLB 共1567个零件,存放杂项图件,如电表(METER MA),微处理器周边(Z80-DMA)等未分类的零件。 MISC2.OLB 共772个零件,存放杂项图件,如TP3071,ZSD100等未分类零件。MISCLINEAR.OLB 共365个零件,存放线性杂项图件(未分类),如14573,4127,VFC32等。MISCMEMORY.OLB 共278个零件,存放记忆体杂项图件(未分类),如28F020,X76F041等。MISCPOWER.OLB 共222个零件,存放高功率杂项图件(未分类),如REF-01,PWR505,TPS67341等。 MUXDECODER.OLB 共449个零件,存放解码器,如4511,4555,74AC157等。 OPAMP.OLB 共610个零件,存放运放,如101,1458,UA741等。PASSIVEFILTER.OLB 共14个零件,存放被动式滤波器,如DIGNSFILTER,RS1517T,LINE FILTER 等。 PLD.OLB 共355个零件,存放可编程逻辑器件,如22V10,10H8等。 PROM.OLB

【精】cadence笔记-gerber光绘出错

cadence笔记 焊盘设计: 1 drill/slot symbol-----设置在钻孔的可视符号,在NC legend-1-4层中显示的钻孔的表示符号,取决与这里的设置。 2 drill/slot hole中plating的设置要注意。 3 allow suppression of unconnected internal pads? 4 regular pad-->当焊盘用走线连接时所使用的焊盘图形;Thermal relief-->当焊盘用dynamic shape连接时所使用的焊盘挖空图形(当该层不定义时,则不挖空,可从下拉列表中选择图形形状和大小,也可使用flash);当焊盘不连接时内电层的镂空图形。 5 如果是用于在不同的层之间电气连接的过孔,则thermal relief可以不设置(即为null),若是通孔焊盘,则需要做Flash焊盘,以增加热阻,利于焊接 6 如果是用于BGA的过孔,则solder和paste层可设置为null 7 按照IPC标准,soldermask比正常焊盘大0.1mm(直径还是半径?)即4mil,pastmask 和焊盘一样大 8 焊盘的命名,表明焊盘的形状,尺寸。 antipad-->用于经过plane层(即负片)的过孔与非相同网络的dynamic shape的隔离,在布线层(即正片)中不起作用,布线层(即正片)中其功能由rule代替,设计时以钻孔大小为参考标准而非FLASH termal relief->用于经过plane层(即负片)的过孔与相同网络的dynamic shape的连接(有图形的地方被挖空),在布线层(即正片)中不起作用,布线层中其功能由rule代替 regular pad-->过孔在走线层中的焊盘形状

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