计算机组成原理实验报告2范文

实验二一位全加器实验

姓名：王雄

学号：

专业：数媒2班

【实验环境】

1. Windows 2000 或 Windows XP

2. QuartusII、GW48-PK2或DE2-115计算机组成原理教学实验系统一台，排线若干。

【实验目的】

1、熟悉原理图和VHDL语言的编写。

2、验证全加器功能。

【实验原理】

设计一个一位全加器，能完成两个二进制位的加法操作，考虑每种情况下的进位信号，完成8组数据的操作。

【实验步骤】

1.1建立工程项目

1.1.4 原理图设计

新建项目后，就可以绘制原理图程序了。下面以一位全加器如图1-12所示为例，讲解原理图的编辑输入的方法与具体步骤。

图1-12 一位全加器原理图

（1）执行菜单“File”→“New…”，或在工具栏中单击图标，弹出如图1-13所示的“New”对话框。在此对话框的“Design Files”项中选择“Block Diagram/Schematic File”，在单击“OK”按钮，QuartusⅡ10.0的主窗口进入如图1-14所示的原理图工作环境界面。

图1-13 “New”对话框

（2）在如图1-14所示的原理图工作环境界面中单击图标或在原理图编辑区的空白处双击鼠标或在原理图编辑区的空白处右键单击在弹出的菜单中选择“Insert”中的任意一个，弹出如图1-15所示的元件输入对话框，在“Name”栏中直接输入所需元件名或在“Libraries: ”的相关库中找到合适的元件，再单击“OK”按钮，然后在原理图编辑区中单击鼠标左键，即可将元件调入原理图编辑区中。为了输入如图1-12所示的原理图，应分别调入and2、xor2、or3、input、output。对于相同的器件，可通过复制来完成。例如3个and2门，器操作方法是，调入一个and2门后，在该器件上单击鼠标右键，在弹出的菜单中选择“Copy”命令将其复制，然后在合适的位置上右键，在弹出的菜单中选择“Paste”命令将其粘帖即可。

图1-14 原理图工作环境界面

图1-15 元件输入对话框

如果元件放置好后，需要改元件的位置时，对于单个器件而言，在该器件上按住鼠标左键，拖到合适的位置后再松开鼠标左键即可；对于多个器件而言，应该按下鼠标左键框选需要移动的所有器件，然后将光标移动到选择的器件上，待光标变成可移动的“十”字光标，此时按住鼠标左键将其拖到合适的位置即可。

如果要删除元件时，应先将元件选中，然后按“Del”键或右键在弹出的菜单中选择“Del”。

如果要旋转元件时，应先将元件选中，然后右键在弹出的菜单中可选“Filp Horizontal”(水平翻转)、“Filp Vertical”(垂直翻转)、“Rotate by Degrees”(逆时针方向旋转，可选90°、180°、270°)等命令。

（3）将光标指向元件的引脚上，光标变成“十”字形状，按下鼠标左键并拖动，就会有导线引出，连接到另一端的元件上后，松开鼠标左键，即可绘制好一根导线，按此方法绘制好全部导线，如图1-16所示。

图1-16 导入元件和绘制导线（注意：用鼠标拖出的导线只能最多转一个弯）

图1-17 修改引脚名对话框

（4）双击或右键单击“pin_name”输入引脚，将弹出如图1-17所示的对话框。在此对话框的“Gerneral”页的“Pin name(s) ”项中输入引脚名，如：S，然后单击“确定”按钮，即可将“pin_name”输入引脚名改为“S”。按此方法依次修改其他引脚。修改后如图1-16所示。

（5）执行菜单命令“File”→“Save…”，或在工具栏中单击图标，弹出“Save AS”对话框，在此对话框中输入文件名并单击“保存”按钮即可（此时最好不要更改存储路径）。

2.1 顶层VHDL文件设计

2.1.1 创建工程和编辑设计文件

首先建立工作库，以便设计工程项目的存储。任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。

在建立了文件夹后就可以将设计文件通过QuartusII的文本编辑器编辑并存盘，详细步骤如下：

1、新建一个文件夹。利用资源管理器，新建一个文件夹,如：e : \eda 。注意，文件夹名不能用中文。

2、输入源程序。打开QuartusII，选择菜单“File” “New”，在New窗中的“Device Design Files”中选择编译文件的语言类型，这里选“VHDL Files”（如图2-1所示）。然后在VHDL文本编译窗中键入VHDL程序（如图2-2所示）。

图2-1 选择编辑文件的语言类型

图2-2编辑输入设计文件（顶层设计文件ADD1.VHD）

图2-3利用“New Preject Wizard”创建工程

图2-4创建工程文件及顶层文件

图2-5将所有相关的文件都加入进此工程

3、文件存盘。选择“File” “Save As”，找到已设立的文件夹e : \syadd1 ，存盘文件名应该与实体名一致，即add1.vhd。

3.1编译及下载

3.1.3 编译及了解编译结果

QuartusII编译器是由一系列处理模块构成的，这些模块负责对设计项目的检错，逻辑综合和结构综合。即将设计项目

适配进FPGA/CPLD目标器中，同时产生多种用途的输出文件，如功能和时序仿真文件，器件编程的目标文件等。编译器首先从工程设计文件间的层次结构描述中提取信息，包括每个低层次文件中的错误信息，供设计者排除，然后将这些层次构建产生一个结构化的以网表文件表达的电路原理图文件，并把各层次中所有的文件结合成一个数据包，以便更有效地处理。下面首先选择Processing菜单的“Start Compilation”项，启动全程编译。注意这里所谓的编译（Compilation）包括QuartusII对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程配置文件）生成，以及基于目标器件的工程时序分析等。如果工程中的文件有错误，在下方的Processing处理栏中会显示出来。对于Processing栏显示出的语句格式错误，可双击此条文，即弹出vhdl文件，在闪动的光标处（或附近）可发现文件中的错误。再次进行编译直至排除所有错误。我们会发现在Processing处理栏，编译后出现如下错误信息：Error:Node instance u1 instabtiates undefined entity DATAROM

4.1 仿真及芯片编程Programming（配置configuration）记录结果。

生成时序仿真文件，记录结果，下载到FPGA芯片上观察并记录结果。

4.1.1 建立仿真文件

执行菜单命令“File”→“New…”，或在工具栏中单击图标，弹出图2-13所示的“New”对话框。在此对话框的“Verification/Debugging Files”项中选择“Vector Waveform File”，再单击“OK”按钮，QuartusⅡ的主界面窗口进入如图2-28所示的波形文件编辑环境界面。

图2-28 波形文件编辑环境界面

在波形文件编辑方式下，执行菜单命令“Edit”→“Insert”→“Insert Node or Bus…”，或在波形编辑窗口右边“Name”下的空白处单击鼠标右键，在弹出的菜单中选择“Insert Node or Bus”命令，即可弹出如图2-29所示的插入节点或总线对话框。

在图2-29所示的对话框中，单击“Node Finder…”按钮，弹出如图2-30所示的“Node Finder”对话框，在“Filter”栏中选择“Pins:all”，单击“List”按钮，这时在窗口左边的“Nodes Found：”（节点建立）框中将列出该设计项目的全部

信号节点。若在仿真中需要观察全部信号的波形，则单击窗口中间的按钮；若在仿真中只需观察部分信号的波形，则首先用鼠标单击信号名→单击窗口中的按钮，或直接双击信号名，选中的信号则进入到窗口右边的“Selected Nodes：”

（被选择的节点）框中；如果需要删除“Selected Nodes：”框中的节点信号，也可以用鼠标将其选中→单击窗口中的按钮，或直接双击信号名；按钮是将“Selected Nodes：”框中的节点信号全部删除。节点信号选择完毕后，单击“OK”按钮即可。

图2-29 插入节点或总线对话框

图2-30 “Node Finder”对话框(注意:前面设置时要选择一个设备，否则没有Pins:all项)

4.1.2 仿真设置工具

QuartusⅡ默认的仿真时间域是1μs。如果需要更长的时间观察仿真结果，需设置仿真时间。执行菜单命令“Edit”→“End Time…”，弹出如图2-31所示对话框，在“Time：”栏中输入合适的仿真时间即可。

在波形编辑界面内，左排按钮是用于设置输入信号的，使用时，只要先用光标在波形输入上拖一需要改变的区域，然后单击左排相应按钮即可。或右键要设置值的节点信号，弹出如图2-32所示快捷菜单，单击“Value”→“Conut Value”弹出如图2-33所示对话框，按如图2-35所示设置。还可以通过右键弹出菜单“Properties”设置信号节点波形以何种进制显示。

最后，执行菜单命令“File”→“Save…”，或在工具栏中单击图标，弹出“Save As”对话框，在此对话框中输入文件名，并按下保存即可（注意：最好和编译的文件同名如：add1）。

图2-31 设置仿真时间域对话框图2-34 信号节点属性设置框

图2-35 设置了输入信号的波形编辑器

图2-33 “Conut Value”图中的设置表示值从0开始每10.0ns增加1（可根据实际更改红框中的值）

4.1.3 功能仿真

执行菜单命令“Processing”→“Start Simulation”，弹出如图2-36所示的仿真工具对话框，选择“Functional”功能仿真，单击对话框中的图标按钮，弹出“打开”对话框，找到保存的add1.vwf波形文件打开。然后单击“Generate Functional

Simulation Netlist”按钮，生成功能仿真网络表。最后，单击按钮，进行功能仿真。单击查看生成的

功能仿真波形图，如图2-37所示。

分析波形，主要分析输入和输出的逻辑关系。从如图2-37所示中的波形可以看出，当A=”1”,B=”0”,C0=”1”时，S=“0”，

C1=”1”,即S为A、B、C0的和，C1为进位。

4.14 时序仿真

执行菜单命令“Processing”→“Start Simulation”，弹出如图2-36所示的仿真工具对话

图2-36 仿真工具对话框

框，选择“Timing”时序仿真（默认选项），单击对话框中的图标按钮，弹出“打开”对话框，找到保存的add1.vwf

波形文件打开。然后，单击按钮，进行时序仿真。单击查看生成的时序仿真波形图，如图2-38所示。

分析波形，主要分析输入和输出的逻辑和时序关系。从如图2-38所示中的波形可以看出，当A=”1”,B=”0”,C0=”1”时，S=“0”，C1=”1”，总体分析得S有将近一个半单位的延时，C1有将近一个延时，并且还有一些毛刺，这是时序仿真的一个特有的现象。总的分析还是可以得出S为A、B、C0的和，C1为进位。

在生成的波形报表的左边有许多选项，我们可以单击，查看此次仿真的一些其他的相关信息，也可以右键，选择“Save Current Report Section As…”保存这些信息。从这中我们也可以看出功能仿真只对逻辑进行检查，与到具体的环境中的时序仿真（可能外部因素不仅仅只是时序，但时序是最主要的因素）会有一定的差别。

实验心得：

这次实验老师跟我们讲解了工程的概念，让我知道一个大的工程里面有很多文件，不用每次都建工程，而且在命名方面也很有讲究，名字最好是让人见名知意，以后等工程做大了也好区分，不会弄混。这种思维的建立对我有很大的帮助。

Vadd1的功能仿真截图：

Add1的功能仿真截图