算数逻辑单元

一、实验目的：

1、掌握简单运算器的数据传送通路

2、验证运算器的组合功能

二、实验原理：

算术逻辑部件的主要功能是对二进制数据进行定点算术运算、逻辑运算和各种移位操作。算术运算包括定点加减乘除运算；逻辑运算主要有逻辑与、逻辑或、逻辑异或和逻辑非操作。ALU通常有两个数据输入端A和B，一个数据输出端Y以及标志位等。

74181是一种典型的4位ALU器件。图是74181的电路图。

20世纪80年代计算机中的算是逻辑单元有许多是用现成的算术逻辑器件连接起来构成的。如上面提到的74181和Am2901等就是著名的算术逻辑器件。使用这些4位的算术逻辑器件，能够构成8位、16位等长度的算术逻辑单元。现在由于超大规模器件的广泛应用，使用这种方法构成算术逻辑单元已经不多见，代之以直接用硬件描述语言设计算术逻辑单元。CPU的算术逻辑单元就是一个简单的例子。

图74181的电路图

三、实验步骤：

（1）打开QuartusⅡ,参照3.4节，安装ByteBlasterⅡ。

（2）将子板上的JTAG端口和PC机的并行口用下载电缆连接。打开试验台电源。

（3）执行Tools→Programmer命令，将adder8.sof下载到FPGA中，注意在执行Programmer中，应在program/configure下的方框中打钩，然后下载。

（4）在试验台上通过模式开关选择FPGA-CPU独立的调试模式010.

要求:

1、实验设计目标

设计一个16位算术逻辑单元，满足以下要求。

（1）16位算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传

（2）设立两个标志位寄存器Z和C。当复位信号reset为低电平时，将这两个标志寄存器清零。当预算结束后，在时钟CLK的上升沿改变标志寄存器Z和C的值。运算结果改变标志寄存器C、Z的情况下：加法、减法、加1、减1、运算改变Z、C；与、或、非运算改变Z，C保持不变；传送操作保持Z、C不变。因此在运算结束时，Z、C需要两个D触发器保存。

（3）为了保存操作数A和B。设计两个16位寄存器A和B。当寄存器选择信号sel=0时。如果允许写信号write=1，则在时钟clk的上升沿将数据输入dinput送入A寄存器；

当sel=1时，如果允许写信号write=1，则在时钟clk的上升沿将数据输入dinput送入B。

（4）算术逻辑单元用一个设计实体完成。

2、顶层设计实体的引脚要求

引脚要求对应关系如下：

clk对应实验台上的时钟（单脉冲）;

reset对应实验台上的CPU复位信号CPU_RST;

数据输入dinput对应实验台开关SD15~SD0；

允许写信号write对应实验台开关SA5；

OP[210]对应实验台开关SA2~SA0；

寄存器选择信号sel对应实验台开关SA4；

16位运算结果result对应实验台上的指示灯A15~A0；

Z、C标志位对应实验台上的Z、C指示灯。

四、实验现象及分析：

（1）实验台设置成FPGA-CPU独立调试模块；

REGSEL=0，CLKSEL=1，FDSEL=0.使用实验平台上的单脉冲，即STEP_CLK短路子短接，短路子RUN_CLK断开；

（2）将设计在Quartus II 下输入，在编译后下载到TEC-CA上的FPGA中；

（3）输入A这个数：Sel=0（SA4），write=1（SA5），A数（SD15~SD0），按一下单脉冲按钮（单脉冲按钮），使之存入A寄存器；

（4）输入B这个数：Sel=1（SA4），write=1（SA5），B数（SD15~SD0），按一下单脉冲按钮（单脉冲按钮），使之存入B寄存器；

（5）输入功能码OP[210]（SA2~SA0），按一下单脉冲按钮（单脉冲按钮）；

（6）观察16位运算结果result（A15~A0）及Z、C指示灯；

（7）重复实验步骤（3）--（6）对以下4组数据进行表4.1的8种运算，把运算结果及标志位填写在表中：

A、对第一组数据进行8种运算，A为0xAAAA，B为0x5555；

B、对第一组数据进行8种运算，A为0xFFFF，B为0x0000；

C、对第一组数据进行8种运算，A为0x0000，B为0xFFFF；

D、对第一组数据进行8种运算，A为0x8950，B为0x9863；

五、实验过程中遇到问题及解决方法：

设立两个标志位寄存器Z和C。当复位信号reset为低电平时，将这两个标志寄存器清零。当预算结束后，在时钟CLK的上升沿改变标志寄存器Z和C的值。运算结果改变标志寄存器C、Z的情况下：加法、减法、加1、减1、运算改变Z、C；与、或、非运算改变Z，C 保持不变；传送操作保持Z、C不变。

六、实验源码：（加注释）

--算数逻辑单元

libraryieee;

use ieee.std_logic_1164.all;

useieee.std_logic_arith.all;

useieee.std_logic_unsigned.all;

entity ALU is

port(

reset,clk : in std_logic;--reset复位信号，当reset为低电平时，两个标志寄存器清零。clk为时钟信号，clk为高电平，改变Z，C

OP: in std_logic_vector(2 downto 0);--运算操作码

sel: in std_logic;--选择信号，sel=0，若为写信号，clk上升则存入A寄存器，若sel=1则存入B寄存器

write: in std_logic;--写信号

C,Z: out std_logic;--Z，C为标志位

Dinput: in std_logic_vector(15 downto 0);--输入将写入的数据通过它存入A 寄存器或B寄存器

result: out std_logic_vector(15 downto 0)--输出结果

);

end ALU;

architecturebehav of alu is

componentreg is

port

(

clr: in std_logic;--寄存器复位信号

D: in std_logic_vector(15 downto 0);--寄存器输入信号clock: in std_logic;--时钟信号

write: in std_logic;--写信号

sel: in std_logic;--选择信号

Q: out std_logic_vector(15 downto 0)

);

end component;

signalz_tmp :std_logic;

signal A,B :std_logic_vector(15 downto 0);

signalresult_t: std_logic_vector(16 downto 0);

begin

A_reg: reg port map--A寄存器

(clr => reset,--对应ALU的复位信号

D =>Dinput,对应ALU的输入信号

clock =>clk, --对应ALU的时钟信号

write => write,

sel => (not sel), --sel=0则表示选择A寄存器

Q => A

);

B_reg: reg port map--B寄存器

(clr => reset,

D =>Dinput,

clock =>clk,

write => write,--sel=1则表示选择B寄存器

sel =>sel,

Q => B

);

alu_proc:process(OP,A,B)

begin

case OP is

when "000" =>

result_t<= ('0' & A) + ('0' & B);--A+B

when "001" =>

result_t<= ('0' & A) + '1';--A+1

when "010" =>

result_t<= ('0' & A) - ('0' & B);--A—B

when "011" =>

result_t<= ('0' & A) - '1';--A-1

when "100" =>

result_t<= ('0' & A) and ('0' & B);--与

when "101" =>

result_t<= ('0' & A) or ('0' & B);--或

when "110" =>

result_t<= not ('0' & B);--非

when "111" =>

result_t<= ('0' & B);--传递

end case;

end process;

result <= result_t(15 downto 0);

z_tmp<= (not result_t(15)) and (not result_t(14)) and (not result_t(13)) and (not result_t(12)) and

(not result_t(11)) and (not result_t(10)) and

(not result_t(9)) and (not result_t(8)) and

(not result_t(7)) and (not result_t(6)) and

(not result_t(5)) and (not result_t(4)) and

(not result_t(3)) and (not result_t(2)) and

(not result_t(1)) and (not result_t(0));

c_proc: Process(reset,clk,result_t,OP)

begin

if reset = '0' then--若按下复位信号则寄存器C为0

C <= '0';

elsifclk'event and clk = '1' then--若clk为上升

if OP(2) = '0' then

C <= result_t(16);

end if;

end if;

end process;

z_proc: process(reset,clk,z_tmp,OP)

begin

if reset = '0' then

Z <= '0';

elsifclk'event and clk = '1' then

if OP /= "111" then

Z <= z_tmp;

end if;

end if;

end process;

endbehav;

--16位寄存器

libraryieee;

use ieee.std_logic_1164.all;

entityreg is

port

(

clr: in std_logic;

D: in std_logic_vector(15 downto 0);

clock: in std_logic;

write: in std_logic;

sel: in std_logic;

Q: out std_logic_vector(15 downto 0) );

endreg;

architecturebehav of reg is

begin

process(clr,clock)

begin

ifclr = '0' then

Q <= x"0000";

elsif (clock'event and clock = '1') then

ifsel = '1' and write = '1' then

Q <= D;

end if;

end if;

end process;

endbehav;