基于FPGA的UART设计

基于FPGA的UART设计
基于FPGA的UART设计

第一章设计要求

一、设计一个全双工UART电路,具体要求如下:

1)支持数据格式:起始位(1bit)+数据(8bit)+奇偶校验位(1bit)+终止位(1bit)

2)奇/偶校验可配置

3)可配置支持115200以下的常见波特率

4)支持115200以下的波特率自适应,自适应过程如下:

a.复位后,UART首先接收输入,不断自动调整波特率,直到以一定波特率正确连续接收到3个bytes的

0x55

b.接着UART以此波特率连续发送3个bytes 0xaa

c.之后两端以此波特率进行通信

d.波特率自适应只在电路复位后进行一次,如欲再次自适应波特率应对电路再次复位

e.波特率自适应过程中不能对UART的波特率作任何设置,自适应完成后可以对波特率作设置

5)自动计算校验位用于发送数据;对接收到的校验位和数据进行校验,发现错误应设置错误标志,并丢弃数据

6)对接收不正常数据(如无终止位、无校验位、数据位数不正确等)应能自动识别并设置错误标志、丢弃二、设计工具:

1)所有电路采用VerilogHDL或原理图方法进行设计

2)在QuartusII下进行设计

3)综合和仿真可以采用其他工具,如综合可以采用Synplify,仿真可以采用ModelSim

4)目标器件采用与实验箱相同的器件

第二章相关理论与技术

2.1 UART相关内容简介

2.1.1复杂可编程逻辑器件FPGA简介

FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个概念,内部包括可配置逻辑模块CLB (Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。

2.1.2 RS-232介绍

RS232接口,就是普通电脑后面那个串口。一般为9针的,也有25针的。是1970年由美国电子工业协会(EIA)联合贝尔系统、调制解调器厂家及计算机终端生产厂家共同制定

的用于串行通讯的标准。它的全名是“数据终端设备(DTE)和数据通讯设备(DCE)之间串行二进制数据交换接口技术标准”(RS-232C,其中C表示此标准修改了三次).标准中包括了电气和机械方面的规定.

该标准规定采用一个25个脚的 DB25连接器,对连接器的每个引脚的信号内容加以规定,还对各种信号的电平加以规定.后来随着设备的不断改进,成了目前大家普遍见到的9脚。

在不使用传输控制信号的情况下,用3根线就可以传输了,9芯的是2收3发5地,25芯的是2发3收7地。两设备用RS232相连的时候为收——发,发——收,地——地。

2.3硬件结构设计

UART处理的是并行数据转为串行信号和串行数据转为并行,但并不是简单的转换。分析UART的结构,可以看出UART主要由数据总线接口、控制逻辑接口、波特率发生器、发送逻辑和结束逻辑等部分组成,各部分间的关系如图1所示。

图1 UART 通信接口结构图

2.4软件设计

软件采用 Altera 公司的 MAX+PLUS Ⅱ设计逻辑结构,设计的内容包括通用 I/O 地址译码器、各个寄存器以及 UART 核。UART 核主要包括 3个部分:波特率发生器、数据发送部分和数据接收部分。 I/O 地址译码器和 UART 核使用硬件描述语言VHDL 来编写实现。

2.4软件设计

软件采用 Altera 公司的 MAX+PLUS Ⅱ设计逻辑结构,设计的内容包括通用 I/O 地址译码器、各个寄存器以及 UART 核。UART 核主要包括 3个部分:波特率发生器、数据发送部分和数据接收部分。 I/O 地址译码器和 UART 核使用硬件描述语言VHDL 来编写实现。

地。

第三章 课题详细设计与实现

3.1 UART 的整体设计

一般UART 通信通过两条信号线完成数据的全双工通信任务。其中,TxD 是UART 发送端,为输出;RxD 是UART 接收端,为输入。波特率发生器、接收器和发送器是UART 的三个核心功能模块。我们所做的设计主要为数据接收模块。如图3所示的即为接收器的硬件连接示意图,数据从计算机的串口TxD 端传送给FPGA 的RxD 端,最后由LED 显示出数据。

我们采用状态机的方式来实现串口通讯功能,用一个接收状态寄存器state_rec 来表示当前状态。空闲时state_rec=0,此时不断监测接收端口的电平,如果低电平连续保持两个时隙,则转向接受数据状态,state_rec 的值从1-8跳转,接受8bit 数据。如果低电平没有保持两个时隙,则重新回到空闲状态,

state_rec=0。 当八位数据接收完毕,则跳转到停止状态,state_rec=9,此时无论接收端口电平高低,均在下一个状态周期跳转回空闲状态,准备接受下一位数据。若在较复杂的环境下通讯,则可以考虑增加一个通讯失败状态,若检测到停止位为低电平,或者校验位不满足要求,则跳转到失败状态。

UART (Universal A synchronous Receiver Transmitter)协议是一种串行数据传输协议。UART 允许在串行链路上进行全双工通信,在数据通信及控制系统中得到了广泛的应用。8250、N S16450等芯片都是常见的UART 器件,这类芯片具有多种功能,还有许多辅助模块(FIFO ),但在实际应用中有时只需要使用UART 的部分功能,因而会造成一定的资源浪费。UART 的核心功能集成到FPGA/CPLD 内部,就可以实现紧凑、稳定

时钟 LE 计算机的串口 TxD CLK D11~FPG A RxD 图3硬件连接示意图

且可靠的UART 数据传输。

基本的UART 通信只需要两条信号线( RxD ,TxD )就可以完成数据的全双工通信任务。TxD 是UART 发送端,为输出;RxD 是UART 接收端,为输入。UART 的基本特点是:在信号线上共有两种状态,分别用逻辑1 (高电平)和逻辑0(低电平)来区分。例如,在发送器空闲时,数据线保持在逻辑高电平状态,发送器是通过发送起始位来开始一个数据帧的传送,起始位使数据线处于逻辑0状态,提示接收器数据传输即将开始 。接着发送数据位,数据位一般为8位一个字节的数据 (也有5位、6位或7位的情况) ,低位 (LSB ) 在前,高位(MSB )在后。然后发送校验位 ,校验位一般用来判断传输的数据位有无错误 ,一般是奇偶校验。在使用中,该位常取消。停止位在最后 ,用以标识数据传送的结束 ,它对应于逻辑1状态 。

UART 的帧格式包括起始位(start bit ,低电平、5~8位数据位(data bits)、校验位 ( parity bit,可选 )和停止位( stopbit,位数可为1、1. 5、2 位 )。这种格式是由起始位和停止位来实现字符的同步,如图1所示。

图 4 UART 的帧格式

3.2 UART 的实现

比较复杂的数字电子系统的设计往往采用自顶向下 ( Top -Down)的方法 ,即首先把设计任务划分成几个模块 ,然后分模块进行设计。

本文所介绍的UART 串行通讯模块由3个子模块组成:波特率发生器、接收模块和发送模块,如图 2所示。所以对UART 通讯模块的实现就是对组成UART 的三个子模块(即:波特率发生器、接收模块及发送模块) 的实现。波特率发生器专门产生一个本地时钟信号来控制 UART 的接收与发送;UART 接收模块的用途是接收RxD 端的串行信号 ,并将其转化为并行数据;UART 发送模块的用途是将准备输出的并行数据按照基本UART 帧格式转为串行数据从TxD 端串行输出 。

图5 UART 的三个子模块

3.3 波特率发生器模块的实现

1.波特率发生器模块的实现原理 。

波特率发生器实际上就是分频器,可以根据给定的系统时钟频率 (晶振时钟 ) 和要求的波特率算出波特率分频因子 ,把算出的波特率分频因子作为分频器的分频系数。假设系统的时钟频率为10MHz,而要求的波特率为9600bp s, 因 此要设计分频模块, 把10MHz 的时钟脉冲变为9600Hz 的时钟脉冲。故设要求的波特率因子为 M ,则1042960010==HZ

MHZ M

2.波特率发生器模块实现的流程。

波特率发生器模块实现的流程如图6所示 。

波特率发生器模块实现的源代码 。

Module CNT (CLK ,DIV_CLK, reset);

input CLK, reset; //输入信号:时钟信号 CLK 与复位信号reset

reg [10: 0 ]H; //计数器 H,用来记录输入时钟信号的跳变数

reg num; //寄存器num ,用来存放将要输出的电平信号

output DIV_CLK; //输出信号

always @ (posedge CLK or posedge reset)

begin

if ( reset) //复位信号到来 ,进行模块初始化

begin

H < = 0;

Num<=0;

End

Else

if (H = = 1041) / /当计数器计数值为1041 时 ,计数器清0,准备进行新一次的计数

H < = 0;

else

begin

if (H < 521) //当计数器的值小于521时 ,输出为低电平

num < = 0;

else //当计数器的值大于521时 ,输出为高电平

num < = 1;

H < = H + 1;

end

end

assign DIV_CLK = num;

endmodule

3.波特率发生器模块实现的仿真结果。

波特率发生器模块实现的仿真结果如图7所示

图6 波特率发生器模块实现的流程

图7

3.4接收模块的实现

1.接收模块的实现原理

UART通讯模块是从RxD端接收数据的,RxD端由逻辑1跳变为逻辑0可视为一个数据帧的开始,所以接收模块首先要判断起始位。当UART接收模块复位后,接收模块一直在等待RxD的电平跳转。当RxD电平从逻辑1变为逻辑0,即当起始位到来,就意味着新的UART数据帧的开始,一旦检测到起始位,就从起始位的下一位开始对UART通讯所要求的波特率时钟DIV _CLK的上升沿,每计一次数就对RxD进行一次采样 ,把每次采样获得的逻辑电平值按先后顺序存入寄存器Q中,也就是确保接收了所有的数据位,8位串行数据也被转换为8位并行数据。

2.接收模块实现的流程。

接收模块实现的流程如图8所示

3.接收模块实现的源代码。

module UART ( N , CL K_10MHz, Q,reset);

input CLK_10MHz, N , reset; //输入信号 :时钟信号CLK_10MHz,

输入的串行信号N ,复位信号reset

output [ 7: 0 ] Q; //输出的并行信号

reg [ 7: 0 ] P; //寄存器P,存放接收到的串行数据值

reg [ 3: 0 ] i; //计数器i,用来记录接收到的数据位的数目

reg a; //寄存器a,用来判断是否开始接收数据

reg k; //寄存器k,用来判断模块是否完成数据接收

CNT CNT (CLK_10MHz, CLK_9600Hz, reset);//分频器进行分频

always @(posedge CLK_9600Hz or posedge reset)

Begin

if ( reset) //如果复位信号到来 ,则进行模块初始化

i < = 0;

a < = 1;

end

if ( N = = 0 && a = = 1) //如果数据起始位到来 ,则准备接收数据

a < = 0; 图8接收模块的流程图

if ( a = = 0) //如果接收控制寄存器a表明可以接收数据 ,则开始接收数据

begin

if ( i < 8 && k = = 1) //如果接收到的数据位小于8位 ,则继续进行接收

begin

P [ i ] < = N;

i < = i + 1; //接收一位数据 ,则计数器加1

end

else //如果接收到的数据位大于8位 ,则停止接收数据

k < = 0;

end

end

assign Q = P;

endmodule

4.接收模块实现的仿真结果。

5.接收模块实现的仿真结果如图9所示。

图9

接收时的输入信号为N , 其输入的位序列为00110110001,此序列中已包含了起始位0、校验位0和停止位1。接收到的数据位存放到寄存器 [7: 0]Q中 ,可以看到图中Q 为接收到的数据位,此数据由高位到低位依次为00110110,正是UART帧中的数据位部分。

3. 3发送模块的实现

1.发送模块的实现原理。

发送模块实现的功能是将要发送的8位并行数据变为串行数据,同时在数据头部加起始位,在数据位尾部加奇偶校验位和停止位。即当UART发送模块被复位信号复位以后,发送模块将立刻进入准备发送状态,在该状态下读8位并行数据到寄存器[7:0] NSend中,之后输出逻辑0作为起始位,从起始位的下一位开始对UART串行通讯所要求的波特率时钟DIV_CLK的上升沿计数 ,每计一次数从寄存器[7:0] NSend中按照由低位到高位的顺序取出一位数据送到TxD 端 ,当计数为8时 ,也就是确保发送了所有的数据位,同时也将8位并行数据转换为8位串行数据。根据8位数据位中逻辑1的个数确定校验位,然后输出校验位,最后输出逻辑1作为停止位。

2. 发送模块实现的流程。

发送模块实现的流程如图10所示。

3. 发送模块实现的源代码。

module UART (CLK_10MHz, NSend, QSend, resetSend) ;

input [ 7: 0 ] NSend; //输入的并行信号

input resetSend; //复位信号

output QSend; //输出的串行信号

reg ack; //寄存器ack,用来判断发送模块是否已经复位

reg startB it; //寄存器startB it,用来判断数据起始位是否已经发送

reg [ 3: 0 ] iSend; //计数器iSend,用来记录已经发送的数据位的数目

reg tt;//寄存器tt,用来存放待发送的数据位

reg check;//寄存器check,用来存放将要发送的数据校验位

CNT CNT (CLK_10MHz, CLK_9600Hz, resetSend);//分频器进行分频

always @ (posedge CLK_9600Hz or posedge resetSend)

begin

if ( resetSend) / /如果复位信号到来 ,则进行模块初始化

begin

ack < = 1;

startB it < = 0;

end

else

begin

if (ack = = 1) //如果模块初始化完毕 ,则准备发送数据

begin

if (startB it = = 0) //如果没有发送起始位 ,则发送起始位

begin

tt < = 0;

startB it < = 1;

iSend < = 0;

check < = 0;

end

else

begin

if ( startB it = = 1 && iSend < 8) //如果起始位已经发送 ,

则开始发送数据位

begin

if ( NSend [iSend] = = 1) //校验位的计算

check < = check^IN Send [ iSend ];

tt < = N Send [ iSend ];

iSend < = iSend + 1; //发送一位数据 ,则计数器加1

end

Else 图 10 发送模块实现的流程图

if ( iSend = = 8) //如果数据位发送完毕 ,则发送校验位

begin

tt < = check;

iSend < = iSend + 1;

end

else

tt < = 1; //发送停止位

end

end

end

end

assign Q Send = tt;

endmodule

4.发送模块实现的仿真结果。

发送模块实现的仿真结果如图11所示。

图11

准备发送的数据由高位到低位依次为00110110,QSend为数据发送端,可以看到发送的串行位序列为00110110001,符合 UART帧格式的要求。

3. 4 UART各子模块的整合

1. 各子模块的整合原理。

在各模块功能实现的基础上,把它们有机地整合在一起,使波特率发生器能够按照UART通讯的要求正常工作,接收模块和发送模块能够根据各自的复位信号使整合模块具有发送或接收功能。

2.各子模块的整合流程。

各子模块的整合流程如图12所示。

各子模块的整合仿真结果如图13所示。

图12 各子模块的整合流程图图13 各子模块的整合仿真图

仿真是以接收和发送“6”为例的。图10中N信号为接收时的输入信号,接收完成后数据存放到寄存器[7: 0] Q中,可以看到Q中存放的8 位数据是00110110,正是“6”的ASCII码。NSend寄存器中存放的是发送时待发送的数据 ,数据的值为00110110,即“6”的ASCII码,QSend为发送输出信号,可以看发送出去的串行数据依次为00110110001,其中已经包含了起始位0,校验位0和停止位1。

实验结果:

1、引脚锁定:

2、用quartusп仿真波形如下:

图11 接收模块的时序仿真图

图12 接收模块各状态时序仿真图

当发送aabbcc时接收到aabbcc,对应的开发板上的8个LED灯只有4个亮(101010)。

3.主要问题及措施

问题 1:在仿真过程中经常遇到一些寄存器没有被初始化 ,导致仿真结果不正确 ,这是因为if语句嵌套太复杂或循环语句使用不恰当使得寄存器初始化语句未能执行。

措施 :尽量减少if语句的嵌套层数,这样可以减少阅读程序的复杂度和程序调试的复杂度,能够更容

易发现错误以便及时寻找到解决方案。

问题2:在程序中使用initial过程块进行寄存器的初始化,会使源程序在下载到目标板的整合过程时

不能通过。

措施:可以外接一个输入信号进行各寄存器的初始化,这样做既可以使源程序顺利下载到目标板中,

又可以从通讯模块的外部对通讯模块进行控制。

问题3:在程序中如果在两个always过程块中对同一个变量进行赋值,程序将不能下载到目标板中,

因为当两个always过程块中的敏感事件列表中的事件同时满足时,就会引发在两个always语句中对相同

变量同时赋值而导致冲突。

措施:合并always语句块,即把引发同一变量改变的过程敏感事件用o r连接起来放在一个always语

句块中。

问题:

总程序:

1、波特率发生器模块实现的源代码。

Module CNT (CLK,DIV_CLK, reset);

input CLK, reset; //输入信号:时钟信号 CLK与复位信号reset

reg [10: 0 ]H; //计数器 H,用来记录输入时钟信号的跳变数

reg num; //寄存器num ,用来存放将要输出的电平信号

output DIV_CLK; //输出信号

always @ (posedge CLK or posedge reset)

begin

if ( reset) //复位信号到来 ,进行模块初始化

begin

H < = 0;

Num<=0;

end

else

if (H = = 1041) / /当计数器计数值为1041 时 ,计数器清0,准备进行新一次的计数

H < = 0;

else

begin

if (H < 521) //当计数器的值小于521时 ,输出为低电平

num < = 0;

else //当计数器的值大于521时 ,输出为高电平

num < = 1;

H < = H + 1;

end

end

assign DIV_CLK = num;

Endmodule

2、.接收模块实现的源代码。

module UART ( N , CL K_10MHz, Q,reset);

input CLK_10MHz, N , reset; //输入信号 :时钟信号CLK_10MHz,输入的串行信号N ,复位信号reset

output [ 7: 0 ] Q; //输出的并行信号

reg [ 7: 0 ] P; //寄存器P,存放接收到的串行数据值

reg [ 3: 0 ] i; //计数器i,用来记录接收到的数据位的数目

reg a; //寄存器a,用来判断是否开始接收数据

reg k; //寄存器k,用来判断模块是否完成数据接收

CNT CNT (CLK_10MHz, CLK_9600Hz, reset);//分频器进行分频

always @(posedge CLK_9600Hz or posedge reset)

Begin

if ( reset) //如果复位信号到来 ,则进行模块初始化

i < = 0;

a < = 1;

end

if ( N = = 0 && a = = 1) //如果数据起始位到来 ,则准备接收数据

a < = 0;

if ( a = = 0) //如果接收控制寄存器a表明可以接收数据 ,则开始接收数据

begin

if ( i < 8 && k = = 1) //如果接收到的数据位小于8位 ,则继续进行接收

begin

P [ i ] < = N;

i < = i + 1; //接收一位数据 ,则计数器加1

else //如果接收到的数据位大于8位 ,则停止接收数据

k < = 0;

end

end

assign Q = P;

Endmodule

3. 发送模块实现的源代码。

module UART (CLK_10MHz, NSend, QSend, resetSend) ;

input [ 7: 0 ] NSend; //输入的并行信号

input resetSend; //复位信号

output QSend; //输出的串行信号

reg ack; //寄存器ack,用来判断发送模块是否已经复位

reg startB it; //寄存器startB it,用来判断数据起始位是否已经发送

reg [ 3: 0 ] iSend; //计数器iSend,用来记录已经发送的数据位的数目

reg tt;//寄存器tt,用来存放待发送的数据位

reg check;//寄存器check,用来存放将要发送的数据校验位

CNT CNT (CLK_10MHz, CLK_9600Hz, resetSend);//分频器进行分频

always @ (posedge CLK_9600Hz or posedge resetSend)

begin

if ( resetSend) / /如果复位信号到来 ,则进行模块初始化

begin

ack < = 1;

startB it < = 0; end

else

begin

if (ack = = 1) //如果模块初始化完毕 ,则准备发送数据

begin

if (startB it = = 0) //如果没有发送起始位 ,则发送起始位

begin

tt < = 0;

startB it < = 1;

iSend < = 0;

check < = 0;

end

else

begin

if ( startB it = = 1 && iSend < 8) //如果起始位已经发送 ,则开始发送数据位begin

if ( NSend [iSend] = = 1) //校验位的计算

check < = check^IN Send [ iSend ];

tt < = N Send [ iSend ];

iSend < = iSend + 1; //发送一位数据 ,则计数器加1

end

else

if ( iSend = = 8) //如果数据位发送完毕 ,则发送校验位

begin

tt < = check;

iSend < = iSend + 1;

end

tt < = 1; //发送停止位end

end

end

end

assign Q Send = tt; endmodule

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为对发送控制器和接收控制器的控制信号;b、将CPU写入到内部数据发送寄存器的数据进行锁存并提供给发送控制器;c、将接收控制器接收的数据提交给CPU,同时提交接收数据的状态信息;d、对收、发控制器的中断进行管理。对于中断寄存器的读操作同时对寄存器清零,以避免重复产生中断,这需要专门的电路进行维护和管理。 (二)发送控制模块 该模块的主要功能为:a、根据clk_div_ctl给出的时钟分频比将xmt_data上的数据按照从低位到高位的顺序依次发出。在数据发送过程中需要根据规范插入起始位、奇偶校验位和停止位。b、发送控制器在xmt_en为高电平时开始向线路方向发送数据。完成当前字节发送后通过xmt_over通知控制电路当前发送完成,由控制电路负责产生中断和进行中断管理。 发送控制模块的仿真波形如下: 图4.1发送控制模块仿真波形 a.当发送状态机处于idle状态时,如果xmt _en有效则产生一个clk_cnt_clr 信号,用于对时钟计数器清零,同时进入start状态,见图4.1中“1”处。 b.在start状态下,如果sample有效则输出起始位,同时进入data状态,见图 4.1中“2”处。 c.在data状态下,在sample有效时连续输出8位数据。最后一个比特开始输出后进入parity状态,准备输出奇偶校验位,,见图4.1中“3”处。 d.在parity状态下,如果出现sample则进入stop状态,在stop状态下如果sample有效则输出截止位,并进入waiting状态,见图4.1中“4”处。 e.在waiting状态下,截止位保持有效,并在sample有效时进入idle状态,sdout 持续为1,见图4.1中“5”处。 f在由waiting进入idle状态时,输出xmt_over信号,通知控制电路当前数据发送完成。注意这里的xmt_over信号只是在一个时钟周期内保持有效,见图4.1中“6”处. (三)接收控制模块 该模块的主要功能为:a、检测接收数据中的起始位,并完整地接收数据。b、根

基于单片机的毕业设计题目

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fpga毕业设计开题报告.doc

fpga毕业设计开题报告 FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。以下是fpga毕业设计,欢迎阅读。 1选题目的意义和可行性 在这个时间就是金钱的年代里,数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示,还能实现对电子钟所在地点的温度显示和智能闹钟功能,广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。随着现场可编程门阵列( field program-mable gate array ,FPGA) 的出现,电子系统向集成化、大规模和高速度等方向发展的趋势更加明显,作为可编程的集成度较高的ASIC,可在芯片级实现任意数字逻辑电路,从而可以简化硬件电路,提高系统工作速度,缩短产品研发周期。故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。设计采用FPGA现场可编程技术,运用自顶向下的设计思想设计电子钟。避免了硬件电路的焊接与调试,而且由于FPGA的I /O 端口丰富,内部逻辑可随意更改,使得数字电子钟的实现较为方便。本课题使用Cyclone EP1C6Q240的FPGA器件,完成实现一个可以计时的数字时钟。该系统具有显示时、分、秒,智能闹钟,按键实现校准时钟,整点报时等功能。满足人们得到精确时间以及时间提醒的需求,方便人们生活。 2 研究的基本内容与拟解决的主要问题 2.1研究的基本内容 数字时钟是采用电子电路实现对时间进行数字显示的计时

装置,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度不断提高。 数字时钟系统的实现有很多,可以利用VerilogDHL语言在Quartus II里实现时、分、秒计数的功能。在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。数字时钟首先是秒位(共8位)上按照系统时钟CLK进行计数,存储器内相应的秒值加1;若秒位的值达到60(110000),则将其清零,并将相应的分位(共8位)的值加1;若分值达到60(110000),则清零分位,并将时位(共8位)的值加1;若计数满24(100100)后整个系统从0开始重新进行计数。 本设计使用Cyclone EP1C6Q240的FPGA器件为核心,通过编写程序,完成此电子时钟的主要功能显示时,分,秒,以及通过按键实现校准时钟主要功能,使用LED液晶屏显示,分别显示时,分,秒。并且能够实现附加功能----闹铃设置功能和整点报时。 2.2 拟要解决的问题 本设计电子钟系统功能简单,用Cyclone EP1C6Q240的FPGA器件为核心,通过编写程序,完成此电子时钟的主要功能。 本课题主要解决以下问题: (1) 学习VerilogDHL语言、运用Quartus II环境进行程序设计。 用VerilogDHL语言能进行综合的电路设计,也可用于电路的仿真;设计的 规模是任意的,语言不对设计规模施加任何限制;内置各种基本的逻辑门。便于改进和扩充,有利于本系统的研制,并使其性能更完备的。

UART串口通信设计实例

2.5 UART串口通信设计实例(1) 接下来用刚才采用的方法设计一个典型实例。在一般的嵌入式开发和FPGA设计中,串口UART是使用非常频繁的一种调试手段。下面我们将使用Verilog RTL编程设计一个串口收发模块。这个实例虽然简单,但是在后续的调试开发中,串口使用的次数比较多,这里阐明它的设计方案,不仅仅是为了讲解RTL编程,而且为了后续使用兼容ARM9内核实现嵌入式开发。 串口在一般的台式机上都会有。随着笔记本电脑的使用,一般会采用USB转串口的方案虚拟一个串口供笔记本使用。图2-7为UART串口的结构图。串口具有9个引脚,但是真正连接入FPGA开发板的一般只有两个引脚。这两个引脚是:发送引脚TxD和接收引脚RxD。由于是串行发送数据,因此如果开发板发送数据的话,则要通过TxD线1 bit接着1 bit 发送。在接收时,同样通过RxD引脚1 bit接着1 bit接收。 再看看串口发送/接收的数据格式(见图2-8)。在TxD或RxD这样的单线上,是从一个周期的低电平开始,以一个周期的高电平结束的。它中间包含8个周期的数据位和一个周期针对8位数据的奇偶校验位。每次传送一字节数据,它包含的8位是由低位开始传送,最后一位传送的是第7位。

这个设计有两个目的:一是从串口中接收数据,发送到输出端口。接收的时候是串行的,也就是一个接一个的;但是发送到输出端口时,我们希望是8位放在一起,成为并行状态(见图2-10)。我们知道,串口中出现信号,是没有先兆的。如果出现了串行数据,则如何通知到输出端口呢?我们引入“接收有效”端口。“接收有效”端口在一般情况下都是低电平,一旦有数据到来时,它就变成高电平。下一个模块在得知“接收有效”信号为高电平时,它就明白:新到了一个字节的数据,放在“接收字节”端口里面。

基于FPGA的数字频率计设计毕业论文

武汉轻工大学 毕业设计外文参考文献译文本 2013届 原文出处:from Vin Skahill.VHDL for Programmable Logic page 76-88 毕业设计题目:基于FPGA的数字频率计设计 院(系):电气与电子工程学院 专业名称:电子信息科学与技术 学生姓名: 学生学号: 指导教师:

Introduction of digital frequency meter Digital Frequency is an indispensable instrument of communications equipment, audio and video, and other areas of scientific research and production . In addition to the plastic part of the measured signal, and digital key for a part of the show, all the digital frequency using Verilog HDL designed and implemented achieve in an FPGA chip. The entire system is very lean, flexible and have a modification of the scene. 1 、And other precision measuring frequency Principle Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measurement gate measured pulse signal number. (2) indirect measurements, such as the cycle frequency measurement, VF conversion law. Frequency Measurement indirect measurement method applies only to low-frequency signals. Based on the principles of traditional frequency measurement of the frequency of measurement accuracy will be measured with the decline in signal frequency decreases in the more practical limitations, such as the accuracy and frequency of measurement not only has high accuracy, but also in the whole frequency region to maintain constant test accuracy. The main method of measurement frequency measurement Preferences gated signal GATE issued by the MCU, GATE time width on the frequency measurement accuracy of less impact, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M Signals are not overflow line, in accordance with the theoretical calculation GATE time can be greater than the width Tc 42.94 s, but due to the single-chip microcomputer data processing capacity constraints, the actual width of less time, generally in the range of between 0.1 s choice, that is, high-frequency, shorter gate;, low gate longer. This time gate width Tc based on the size of the measured frequency automatically adjust frequency measurement in order to achieve the automatic conversion range, and expanded the range of frequency measurement; realization of the entire scope of measurement accuracy, reduce the low-frequency measurement error. The design of the main methods of measuring the frequency measurement and control block diagram as shown in Figure 1. Figure 1 Preferences gated signal GA TE issued by the MCU, GA TE time width of less frequency measurement accuracy, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M

基于FPGA的四层电梯控制系统设计毕业设计论文

毕业论文Array 基于FPGA的四层电梯控制系统设计

毕业设计(论文)原创性声明和使用授权说明 原创性声明 本人郑重承诺:所呈交的毕业设计(论文),是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知,除文中特别加以标注和致谢的地方外,不包含其他人或组织已经发表或公布过的研究成果,也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体,均已在文中作了明确的说明并表示了谢意。 作者签名:日期: 指导教师签名:日期: 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计(论文)的规定,即:按照学校要求提交毕业设计(论文)的印刷本和电子版本;学校有权保存毕业设计(论文)的印刷本和电子版,并提供目录检索与阅览服务;学校可以采用影印、缩印、数字化或其它复制手段保存论文;在不以赢利为目的前提下,学校可以公布论文的部分或全部内容。 作者签名:日期:

学位论文原创性声明 本人郑重声明:所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外,本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体,均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名:日期:年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定,同意学校保留并向国家有关部门或机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名:日期:年月日 导师签名:日期:年月日

电子类毕业设计题目

盼盼电子设计网本网站承接电子类毕业设计论文一条龙服务!!! 电子毕业设计:12 1.基于FPGA的PCI总线设计 2.基于FPGA的UART接口设计 3.基于单片机的数字电压表 4.单片机控制的全自动洗衣机毕业设计 电梯控制的设计与实现 6.恒温箱单片机控制 7.单片机脉搏测量仪 8.单片机控制步进电机毕业设计论文 9.函数信号发生器设计论文 变电所一次系统设计 11.报警门铃设计论文 单片机交通灯控制 13.单片机温度控制系统 通信系统中的接入信道部分进行仿真与分析 15.仓库温湿度的监测系统 16.基于单片机的电子密码锁 17.单片机控制交通灯系统设计 18.基于DSP的IIR数字低通滤波器的设计与实现

19.智能抢答器设计 20.基于LabVIEW的PC机与单片机串口通信设计的IIR数字高通滤波器 22.单片机数字钟设计 23.自动起闭光控窗帘毕业设计论文 24.三容液位远程测控系统毕业论文 25.基于Matlab的PWM波形仿真与分析 26.集成功率放大电路的设计 27.波形发生器、频率计和数字电压表设计 28.水位遥测自控系统毕业论文 29.宽带视频放大电路的设计毕业设计 30.简易数字存储示波器设计毕业论文 31.球赛计时计分器毕业设计论文 数字滤波器的设计毕业论文 机与单片机串行通信毕业论文 34.基于CPLD的低频信号发生器设计毕业论文 35. 基于labVIEW虚拟滤波器的设计与实现序列在扩频通信中的应用 37.正弦信号发生器 38.红外报警器设计与实现 39.开关稳压电源设计 40.基于MCS51单片机温度控制毕业设计论文

41.步进电动机竹竿舞健身娱乐器材 42.单片机控制步进电机毕业设计论文 43.单片机汽车倒车测距仪 44.基于单片机的自行车测速系统设计 45.水电站电气一次及发电机保护 46.基于单片机的数字显示温度系统毕业设计论文 47.语音电子门锁设计与实现 48.工厂总降压变电所设计-毕业论文 49.单片机无线抢答器设计 50.基于单片机控制直流电机调速系统毕业设计论文 51.单片机串行通信发射部分毕业设计论文 52.基于VHDL语言PLD设计的出租车计费系统毕业设计论文 53.超声波测距仪毕业设计论文 54.单片机控制的数控电流源毕业设计论文 55.声控报警器毕业设计论文 56.基于单片机的锁相频率合成器毕业设计论文 57.基于Multism/protel的数字抢答器 58.单片机智能火灾报警器毕业设计论 59.无线多路遥控发射接收系统设计毕业论文 60.单片机对玩具小车的智能控制毕业设计论文 61.数字频率计毕业设计论文 62.基于单片机控制的电机交流调速毕业设计论文

UART原理及接受模块设计

2 UART 原理 2.1 UART 的通信原理 UART 即通用异步收发器,是一种串行通信方式。数据在传输过程中是通过一位一位地进行传输来实现通信的,串行通信方式具有传输线少,成本底等优点,缺点是速度慢。串行通信分为两种类型:同步通信方式和异步通信方式。但一般多用异步通信方式,主要因为接受和发送的时钟是可以独立的这样有利于增加发送与接收的灵活性。异步通信是一个字符接着一个字符传输,一个字符的信息由起始位、数据位、奇偶校验位和停止位组成。每一个字符的传输靠起始位来同步,字符的前面一位是起始位,用下降沿通知收方开始传输,紧接着起始位之后的是数据位,传输时低位在前高位在后,字符本身由5~8位数据位组成。数据位后面是奇偶校验位,最后是停止位,停止位是用高电平来标记一个字符的结束,并为下一个字符的传输做准备。停止位后面是不同长度的空闲位。停止位和空闲位都规定为高电平,这样可以保证起始位有一个下降沿。UART 的帧格式如图2.1所示。 图2.1 UART 的帧格式 Figure 2.1 The frame format of UART UART 的帧格式包括线路空闲状态(idle ,高电平)、起始位(start bit ,低电平)、5~8位数据位(data bits)、校验位(parity bit ,可选)和停止位(stop bit ,位数可为1、1.5、2位)。 在串口的异步通信中,数据以字节为单位的字节帧进行传送。发送端和接收端必须按照相同的字节帧格式和波特率进行通信。其中字节帧格式规定了起始位、数据位、寄偶效验位、停止位。起始位是字节帧的开始。使数据线处于逻辑0状态 ,用于向接收端表明开始发送数据帧,起到使发送和接收设备实现同步。停止位是字节帧的终止,使数据线处于逻辑1状态。用于向接收端表明数据帧发送完毕。波特率采用标准速度9600bit/s 。

FPGA的UART完整设计

第三章UART设计 3、1 UART得帧格式 在UART 中,数据位就是以字符为传送单位,数据得前、后要有起始位、停止位,另外可以在停止位得前面加上一个比特(bit)得校验位。其帧格式如图所示。 文章通过分析UART得功能,利用有限状态机来描述UART核心控制逻辑得方法,将其核心功能集成,从而使整个设计更加稳定、可靠。基本得UART通信只需要两条信号线就可以完成数据得相互通信。UART得功能模块如图3_2所示。

3、2 UART模块 在大规模电路得设计中,广泛采用层次化,结构化得设计方法。它将一个完整得硬件设计任务从系统级开始,划分为若干个可操作得模块,编制出相应得模型并进行仿真验证,最后在系统级上进行组合。这样在提高设计效率得同时又提高了设计质量,就是目前复杂数字系统实现得主要手段,也就是本文设计思想得基础。其系统模块可划分为4个部分,如波特发生器,控制器,接收器,发送器,如图3-3所示: 3 Data_in:并行输入data_out:并行输出 Cs:通知cpu接收数据位ks:通知cpu发送准备位 Reset:重启输入state:uart状态输入 Clk:48M时钟输入

3、2、2UART主体程序 `timescale 1ns/1ns module gs_opt( input wire read, input wire clk, input wire reset, input wire state, input wire [7:0] dat_in, output wire send, output wire cs, output wire ks, output wire [7:0] dat_out ); wire send_enable; wire read_enable; wire clk_enable3; wire clk_enable4; wire clear3 ; wire clear4 ; wire clk_enable; wire [7:0] counters; wire clear ; wire t1; /* read,send,cs,ks,reset,state,clk,dat_in,dat_out); //module uart(read,send,cs,ks,reset,state,clk,dat_in,dat_out); input read,clk,reset,state; //read为串行输入,clk为时钟输入50MHZ,reset为重启键input[7:0] dat_in;//并行数据输入 output send,cs,ks; //send为串行输出,cs为通知cpu接收数据位,ks为发送准备位output[7:0] dat_out;//并行数据输出 wire clear,clk_enable,read_enable,clear3,send_enable,clear4,t1; wire[7:0] counters,dat_in;*/

FPGA毕业设计论文英文

[1] Using FPGA technology towards the design of an adaptive fault tolerant framework Erdogan, Sevki (University of Hawaii); Gersting, Judith L.; Shaneyfelt, Ted; Duke, Eugene L. Source: Conference Proceedings - IEEE International Conference on Systems, Man and Cybernetics, v 4, IEEE Systems, Man and Cybernetics Society, Proceedings - 2005 International Conference on Systems, Man and Cybernetics, 2005, p 3823-3827 ISSN: 1062-922X CODEN: PICYE3 Conference: IEEE Systems, Man and Cybernetics Society, Proceedings - 2005 International Conference on Systems, Man and Cybernetics, Oct 10-12 2005, Waikoloa, HI, United States Sponsor: IEEE Systems, Man and Cybernetics Society Publisher: Institute of Electrical and Electronics Engineers Inc. Abstract: In this paper we propose architecture for a Reconfigurable, Adaptive, Fault-Tolerant (RAFT) framework for application in real time systems with require multiple levels of redundancy and protection. Typical application environments include distributed processing, fault-tolerant computation, and mission and safety-critical systems. The framework uses Field Programmable Gate Array (FPGA) technologies with on the fly partial programmability achieving reconfiguration of a system component when the existing components fail or to provide extra reliability as required in the specification. The framework proposes the use an array of FPGA devices to implement a system that, after detecting an error caused by a fault, can adaptively reconfigure itself to achieve fault tolerance. The FPGAs that are becoming widely available at a low cost are exploited by defining a system model that allows the system user to define various levels of reliability choices, providing a monitoring layer for the system engineer. ? 2005 IEEE. (21 refs.) [2]METHOD FOR PROTECTING COMPUTER THROUGH REAL-TIME MONITORING BY PROTECTING EXECUTION FILE, AND COMPUTER AND SYSTEM PROTECTED BY THE SAME Patent number: KR20040083409 Publication date: 2004-10-01 Inventor: AHN MU GYEONG Applicant: SAFEI CO LTD Classification: - international: G06F11/30; G06F11/30; (IPC1-7): G06F11/30 - european: Application number: KR20040072633 20040910 Priority number(s): KR20040072633 20040910 View INPADOC patent family View forward citations

基于FPGA的数字存储示波器的设计毕业设计

本科生毕业设计 基于FPGA的数字存储示波器的设计Design a digital oscillograph based on FPGA

毕业设计(论文)原创性声明和使用授权说明 原创性声明 本人郑重承诺:所呈交的毕业设计(论文),是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知,除文中特别加以标注和致谢的地方外,不包含其他人或组织已经发表或公布过的研究成果,也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体,均已在文中作了明确的说明并表示了谢意。 作者签名:日期: 指导教师签名:日期: 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计(论文)的规定,即:按照学校要求提交毕业设计(论文)的印刷本和电子版本;学校有权保存毕业设计(论文)的印刷本和电子版,并提供目录检索与阅览服务;学校可以采用影印、缩印、数字化或其它复制手段保存论文;在不以赢利为目的前提下,学校可以公布论文的部分或全部内容。 作者签名:日期:

学位论文原创性声明 本人郑重声明:所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外,本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体,均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名:日期:年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定,同意学校保留并向国家有关部门或机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名:日期:年月日 导师签名:日期:年月日

基于FPGA的液晶显示设计毕业设计论文

诚信申明 本人申明: 我所呈交的本科毕业设计(论文)是本人在导师指导下对四年专业知识而进行的研究工作及全面的总结。尽我所知,除了文中特别加以标注和致谢中所罗列的内容以外,论文中创新处不包含其他人已经发表或撰写过的研究成果,也不包含为获得北京化工大学或其它教育机构的学位或证书而已经使用过的材料。与我一同完成毕业设计(论文)的同学对本课题所做的任何贡献均已在文中做了明确的说明并表示了谢意。 若有不实之处,本人承担一切相关责任。 本人签名:年月日

毕业设计(论文)原创性声明和使用授权说明 原创性声明 本人郑重承诺:所呈交的毕业设计(论文),是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知,除文中特别加以标注和致谢的地方外,不包含其他人或组织已经发表或公布过的研究成果,也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体,均已在文中作了明确的说明并表示了谢意。 作者签名:日期: 指导教师签名:日期: 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计(论文)的规定,即:按照学校要求提交毕业设计(论文)的印刷本和电子版本;学校有权保存毕业设计(论文)的印刷本和电子版,并提供目录检索与阅览服务;学校可以采用影印、缩印、数字化或其它复制手段保存论文;在不以赢利为目的前提下,学校可以公布论文的部分或全部内容。 作者签名:日期:

学位论文原创性声明 本人郑重声明:所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外,本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体,均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名:日期:年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定,同意学校保留并向国家有关部门或机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名:日期:年月日 导师签名:日期:年月日

基于FPGA的MCU设计毕业设计

毕业论文声明 本人郑重声明: 1.此毕业论文是本人在指导教师指导下独立进行研究取得的成果。除了特别加以标注地方外,本文不包含他人或其它机构已经发表或撰写过的研究成果。对本文研究做出重要贡献的个人与集体均已在文中作了明确标明。本人完全意识到本声明的法律结果由本人承担。 2.本人完全了解学校、学院有关保留、使用学位论文的规定,同意学校与学院保留并向国家有关部门或机构送交此论文的复印件和电子版,允许此文被查阅和借阅。本人授权大学学院可以将此文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本文。 3.若在大学学院毕业论文审查小组复审中,发现本文有抄袭,一切后果均由本人承担,与毕业论文指导老师无关。 4.本人所呈交的毕业论文,是在指导老师的指导下独立进行研究所取得的成果。论文中凡引用他人已经发布或未发表的成果、数据、观点等,均已明确注明出处。论文中已经注明引用的内容外,不包含任何其他个人或集体已经发表或撰写过的研究成果。对本文的研究成果做出重要贡献的个人和集体,均已在论文中已明确的方式标明。 学位论文作者(签名): 年月

关于毕业论文使用授权的声明 本人在指导老师的指导下所完成的论文及相关的资料(包括图纸、实验记录、原始数据、实物照片、图片、录音带、设计手稿等),知识产权归属华北电力大学。本人完全了解大学有关保存,使用毕业论文的规定。同意学校保存或向国家有关部门或机构送交论文的纸质版或电子版,允许论文被查阅或借阅。本人授权大学可以将本毕业论文的全部或部分内容编入有关数据库进行检索,可以采用任何复制手段保存或编汇本毕业论文。如果发表相关成果,一定征得指导教师同意,且第一署名单位为大学。本人毕业后使用毕业论文或与该论文直接相关的学术论文或成果时,第一署名单位仍然为大学。本人完全了解大学关于收集、保存、使用学位论文的规定,同意如下各项内容:按照学校要求提交学位论文的印刷本和电子版本;学校有权保存学位论文的印刷本和电子版,并采用影印、缩印、扫描、数字化或其它手段保存或汇编本学位论文;学校有权提供目录检索以及提供本学位论文全文或者部分的阅览服务;学校有权按有关规定向国家有关部门或者机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入学校有关数据 库和收录到《中国学位论文全文数据库》进行信息服务。在不以赢利为目的的前提下,学校可以适当复制论文的部分或全部内容用于学术活动。 论文作者签名:日期: 指导教师签名:日期:

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