微电子器件与IC的可靠性与失效分析4

微电子器件与IC的可靠性与失效分析——（二）失效机理及其预防措施（小结）[Ⅱ]

2010-06-08 08:29:57| 分类：微电子电路| 标签：衬底寄生晶体管mos ic|字号订阅

（IC的失效机理主要有哪些？预防各种失效的主要措施分别有哪些？）

作者：Xie M. X. (UESTC，成都市)

（8）寄生沟道：

寄生沟道是在半导体表面上不需要导电的地方无意中出现的一种导电通路，这会破坏器件和集成电路的性能——失效。

在IC中寄生沟道的产生原因主要有两个：

①芯片表面上连线不当。一般来说，硅表面上的导体（金属或者掺杂多晶硅）都有可能形成寄生沟道。若有导体跨越在两个扩散区之上，即会出现寄生沟道、有电流通过。因为寄生沟道往往很长，故寄生沟道引起的电流一般较小；但即使如此，这种小的漏电流对于低功耗模拟电路而言，也会导致其参数发生变化——失效。一般，当具有较高电压的引线跨越轻掺杂半导体表面时，就有可能在其下面产生反型层——寄生沟道。

②与绝缘膜有关的静电电荷散布。在芯片表面不存在导体的情况下，有时候也会在硅表面上形成导电的寄生沟道，这主要就是由于所谓电荷散布的缘故。对于附着在半导体表面上的绝缘膜（氧化膜、氮化膜），一般是比较完美的，不会导电；但是静电电荷（主要是电子电荷）可以在绝缘膜中、或者在两个绝缘膜的界面处积累，并且发现这些静电电荷在电场作用下能够缓慢地移动——电荷散布。当有电荷散布在半导体表面上时，即起着导体的作用，从而可以形成寄生沟道（p型导电沟道）。当然，污染越严重、温度越高、湿气越大，电荷散布的作用就越强，造成的影响也就越大；此外，热载流子注入也会引起这种电荷散布效应。

在不加偏置的条件下来对失效的芯片进行烘烤（200～250oC），即可判断是否电荷散布效应所引起的失效。因为散布的电荷是可以移动的，并且在较高温度下移动加快，所以，如果在经过烘烤之后，器件性能可以恢复，那么这时就可以认定，引起寄生沟道而导致失效的主要原因是电荷散布效应；否则为表面走线不当所造成的失效。

一般，双极型IC比MOS-IC更容易发生电荷散布所引起的失效，这可能与双极工艺的清洁度不如MOS工艺有关。

对于IC芯片场区范围的p型半导体，只要它的偏压高于某一定数值时，就有可能成为

寄生p-MOSFET的源极区，并从而造成IC失效。

为了预防寄生沟道引起的失效，一方面是要在加工工艺上注意清洁度，避免杂质的沾污；另一方面就是要在设计上采取措施，防止寄生沟道的产生，这需要针对具体的电路来加以考虑。总的来说，预防措施有如：

①采用离子注入来设置沟道停止区，以阻断寄生沟道的导电；

②在p型高电压半导体区域上，加设低电位的场板电极，它可以防止寄生沟道的形成，也可以防止电荷散布效应的出现，同时还可以对于下面的载流子调制起到静电屏蔽的作用。

（9）衬底失偏：

在集成电路芯片中，总是有许多反偏的p-n结，例如隔离区、以及扩散电阻和半导体电容等；这些反偏的p-n结就阻止了电流向衬底的流动。但是如果电路在工作时，这些p-n结出现了正偏，那么就会有少数载流子往衬底注入，并产生衬底电流——寄生电流，同时，这种电流在衬底上流过时就会产生压降，即使得衬底电位变化，这就是所谓衬底失偏。

衬底失偏的影响：在衬底失偏时，流经衬底的寄生电流就将会导致IC性能变化或者失效；特别是，较大的衬底电流还有可能引起闩锁效应。此外，衬底失偏还有可能使饱和状态工作的共发射极npn晶体管的集电极-衬底结出现正偏（只要数百mV的失偏电压即可）。同时，衬底的这种寄生电流还会增大由衬底电压调制所引起的噪声和串扰。

衬底失偏的预防：采取的主要措施就是在IC设计上要保证注入到衬底的电流尽可能小，或者尽量降低衬底上的压降。具体措施有如：

①尽量不要采用衬底pnp晶体管，因为这种器件的集电极电流是直接流入衬底的；即使要采用这种晶体管的话，也应该控制其工作电流不要超过1～2mA。

②横向pnp晶体管和纵向npn晶体管在饱和状态工作时，也有较大的衬底注入电流。对于标准双极工艺下的横向pnp晶体管，它的基区就是外延层，发射极电流可以有很大一部分流入到衬底而损失掉，这时通过增加一个n型隐埋层，即可把横向pnp晶体管的集电极效率由0.1提高到接近于1；在CMOS工艺中的横向pnp晶体管，因为没有隐埋层，故性能不好，但在双极工艺或者BiCMOS工艺中，因有隐埋层而能够获得很好的性能。对于纵向npn晶体管，其中存在寄生的pnp晶体管（发射区是外延层、基区是隐埋层、集电区是p型衬底），该寄生晶体管就有空穴注入到衬底；可以通过添加保护环来阻止空穴到达衬底，或者通过设计基极驱动电路来控制纵向npn晶体管、使得不让它进入饱和状态。

③对于重掺杂衬底的双极型IC，为了减小衬底失偏，可以适当地增大衬底接触的面积、降低外延层的电阻率和厚度。例如，若p型外延层的电阻率为10Ω-cm、厚度为7mm，衬底接触电流为20mA，则衬底接触的面积应该至少为47000mm2。实际上，凡是衬底注入电流超过1mA的晶体管，都应该采用衬底接触把它环绕起来，以降低衬底失偏。

④对于轻掺杂衬底和重掺杂隔离墙的IC，可采用增加衬底接触和远离衬底注入源的措施。例如，凡是注入电流≥100mA的晶体管，都应该在其附近加设衬底接触；任何一个注入电流超过1mA的晶体管，则应该采用多个衬底接触把它包围起来；敏感的小电流电路应该远离衬底注入源至少为250mm；在IC版图上的空间区域要增加衬底接触（多个小的衬底接触要比少数大的衬底接触更有效）。此外，就是需要增大衬底掺杂浓度、或者使用背面接触的办法来减弱衬底失偏。对于BiCMOS的轻掺杂衬底和轻掺杂隔离墙的IC，减弱衬底失偏所需要采取的措施与此类似。

（10）少数载流子注入衬底：

少数载流子往衬底的注入，不仅会造成衬底失偏、引起电路失效，而且也会造成另外的一些影响、也同样会引起电路失效。

这里有两种少数载流子注入到衬底、并引起失效的情况。一种是在双极型芯片中，隔离结正偏时所导致的往衬底的注入，这时相当于引入了一个横向的寄生晶体管，尽管该寄生晶体管因基区宽度很大而只能输出很小的电流，但这对模拟电路工作点的影响仍然是严重的，并将引起电路失效。另一种是在CMOS中，只要其中有一个MOSFET的源区电位变化、往衬底注入少数载流子的话，就会使电路产生闩锁效应，并导致过热、功耗增大和失效、甚至损坏。

抑制少数载流子注入的措施，有如：

①消除有可能出现正偏的p-n结，但是该措施往往难以实现。因为电路在快速工作时，寄生电感将有可能使得引脚电压瞬间高于电源电压、或者低于低电位（速度越快，所需要的寄生电感就越小），所以很难避免p-n结正偏。

②在CMOS中，增加两个MOSFET之间的距离，可以使得横向寄生晶体管的电流放大系数降低，从而能够抑制闩锁效应。

③在CMOS中，增加一个或两个寄生晶体管基区的掺杂浓度，这也同样可以使得寄生晶体管的电流放大系数降低，亦可抑制闩锁效应。为此，在CMOS或者BiCMOS工艺中通常使用重掺杂的p+衬底，并且重掺杂衬底还可给电路提供更强的抗干扰性能；这时，隔离区也必须是重掺杂的，或者另外增加合适的保护环。

④提供一个另外的收集器来吸收所不需要的少数载流子。可以采用保护环来作为收集器；为了能够更有效地收集载流子，要求保护环应该既深、又宽，而且要低电阻。

（11）少数载流子交叉注入：

在IC中几个晶体管之间如果存在不该有的电流通过时，则这几个晶体管之间就可能发生了少数载流子的交叉注入现象，这将会导致整个集成电路的参数产生漂移而失效。这时，就应该把可能注入少数载流子的晶体管放置到单独的隔离区，这样一来，不仅可以避免少数载流子的交叉注入，而且还可以消除其它多种寄生效应。

一般，为了避免器件之间的交叉注入，凡是源极与外引脚相连接的p-MOSFET，都应该置于单独的隔离区中。同样，任何与外引脚相连接的横向pnp晶体管、或者基区电阻、亦或高方块值的电阻，也最好都置于单独的隔离区中。当然。如果有几个晶体管是连接到同一个外引脚上的，那么可以把它们置于一个隔离区中。

对于处在同一个隔离区中的几个晶体管，在电位高低发生变化时，也有可能出现少数载流子交叉注入现象。例如，在一个隔离区中的两个横向pnp晶体管（共用一个p型集电区），当其中一个晶体管进入饱和状态时，它所发射的一部分载流子将可能被另一个晶体管收集、并增大其集电极电流，从而使得整个电路的性能变化；特别是当这两个晶体管是匹配的时候，影响更为严重。在这种情况下，简单的一个解决措施就是在这两个横向pnp晶体管的中间加设一个p型基区扩散条（较深、较窄的扩散条），以阻止交叉注入的发生；有时，也把这种p型阻止条称为少数载流子保护环。

类似地，对于处在一个隔离区中的两个横向npn晶体管，为了避免少数载流子的交叉注入，可以在两个晶体管之间加设一个较深的n+型扩散条来阻止交叉注入。

在CMOS电路中有时也可以采用p型条来阻止交叉注入，只是效果不如双极型电路那么好。