实验一 半加器全加器的设计

实验一 半加器全加器的设计
实验一 半加器全加器的设计

实验一半加器和全加器EDA设计

一、实验目的

1.熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路,掌握层次化设

计的方法;

2.通过半加器和全加器的设计把握利用原理图输入设计电子线路的详细流程。

二、实验原理

1.半加器只考虑两个1位二进制数相加,而不考虑低位进位数相加。半加器的逻辑函数式为

式中A和B是两个相加的二进制数,So是半加和,Co是向高位的进位数。表1为半加器真值表。

半加器真值表:

a b s

o c o

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

半加器的卡诺图

2.全加器除了两个1位二进制数相加以外,还与低位向本位的进位数相加。

式中,A

i 和B

i

是两个相加的1为二进制数,C

i-1

是由相邻低位送来的进位数,

S I 是本位的全加和,C

I

是向相邻高位送出的进位数。下为全加器的真值表:全加器真值表:

a b C

f co

1

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

全加器的卡诺图

四、实验内容和步骤

1.(1)打开MUXPLUS错误!未找到引用源。,选择”File”→”New”,在弹出的”New”对话框中选择”File Type”中为原理图编辑输入项”Graghic Editor file”,按”OK”后将打开原理图输入编辑窗。

(2)在原理图编辑窗中的任何一个位置右击鼠标,将快捷菜单,选择其中的输入元件项”Enter Symbol”。

(3)用鼠标双击元件库”Libraries”中的c:\muxplus2\max2lib\prim项(假设Muxplus2安装在C盘)。在”Symbol Files”窗口即可看到基本逻辑元件库prim中的所有元件。为了设计半加器,分别调入元件and2,not,xnor,input和output并连接好。如图8-3,8-4所示。然后分别在input和output的PINNAME 上双击使其变黑色,再用键盘分别输入各引脚名:a,b,co,so。

(4)选择菜单”File”→”Save as”,将设计项目设置成工程文件,选择目标器件并编译。

步骤1:半加器原理图设计:

2.(1)建立波形文件

选择”File”→”NEW”,选择对话框中的”Waveform Editer file”,打开波形编辑窗。

(2)在波形编辑窗的上方选择菜单”Node”,在下拉菜单中选择输入信号节点项”Enter Nodes from SNF ”。在弹出的对话框中(如图8-7所示)单击”List”按钮,这时左列表框将列出该设计的所有信号节点。将需要观察的信号选到右边窗口中,然后单击”OK”按钮。

(3)加上输入信号,为输入信号a,b设定测试电平,波形文件存盘,选择”File→Save as”,按”OK”按钮即可。

(4)运行仿真器

半加器仿真图:

3.全加器步骤与半加器一样:

全加器原理图设计:

全加器仿真图:

实验室建设规划方案

实验室建设规划方案 院(部)(盖章) 年月日

一、实验教学中心概况 含:二级学院概况(学科、专业、生师数等); 实验中心概况(中心设置、实验室数、面积数、设备总值等); 人员概况(专任管理员和实验教学老师等) 用1-2段文字叙述。 二、实验室建设指导思想 1、基本原则和依据 2、建设思路(含总体规划:分三阶段进行建设) 3、实验中心组织结构图(如下例)

三、实验室管理队伍 实验室管理人员概况简述 XXX学院实验室管理人员一览表 注:实验教学中心主任应由具有副高及以上职称教师担任,同一人不能兼任两个及以上中心主任。 四、实验室建设规划平面图(详附件1) 实验大楼实验室要求用CAD格式

五、实验室建设规划阶段 建设阶段规划概述 实验室建设规划一览表

六、特色实验室或特色实验项目介绍 各学院应根据本学科专业特点,结合学校应用型人才培养定位,有针对性的重点建设若干间特色鲜明,能体现我校地方性和应用性人才培养特色实验室,并开设一些特色实验项目。在此做300-800字左右的介绍。 七、实验室建设情况 (一)XXX实验教学中心 1、XXX实验室 按各实验教学中心,对各实验室进行介绍,主要包括: (1)实验室简介 (2)在人才培养过程中所起的作用,如实验室服务的专业、承担的实验课程等内容。 (3)实验项目开设情况一览表。 XXX实验室实验项目开设情况一览表 注:1、实验类型分为:演示/验证/综合/设计性实验; 2、实验隶属课程信息应按按人才培养方案填写;其中课程类型分为:公共基础、学科基础、专业(核心和拓展)、专业方向。简写为“基础/学科/专业/方向”。 (二)XXX实验教学中心 1、XXX实验室 ……..

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境,利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1+1=10的功能(当然还有 0+0、0+1、1+0). 【实验原理】

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简单,但速度也较低。 四位全加器 如图9所示,四位全加器是由半加器和一位全加器组建而成: 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目: 打开modelsim软件,进入集成开发环境,点击File→New project建立一

个工程项目adder_4bit。 建立文本编辑文件: 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目: 在verilog主页面下,选择Compile— Compile All或点击工具栏上的按钮启动编译,直到project出现status栏全勾,即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真,在跳出来的 start simulate框中选择work-test_adder_4bit测试模块,同时撤销Enable Optimisim前的勾,之后选择ok。 在sim-default框内右击选择test_adder_4bit,选择Add Wave,然后选择simulate-run-runall,观察波形,得出结论,仿真结束。 四位全加器 1、原理图设计 如图9所示,四位全加器是由半加器和一位全加器组建而成: 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图:

FPGA4位全加器的设计

目录 一、设计原理 (2) 二、设计目的 (3) 三、设计容 (3) 四、设计步骤 (3) 五、总结与体会 (7)

4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器,如下图所示,其中CSA为一位全加器。显然,对于这种方式,因高位运算必须要等低位进位来到后才能进行,因此它的延迟非常可观,高速运算无法胜任。 A和B为加法器的输入位串,对于4位加法器其位宽为4位,S为加法器输出位串,与输入位串相同,C为进位输入(CI)或输出(CO)。 实现代码为:全加器真值表如下: module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; 输入输出Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境,掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。 三、设计容 用Verilog HDL语言设计4位全加器,进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E:\progect\目录下,新建名为count8的新工程。

实验室设计方案

实验室设计方案 一、设计理念 以人为本为中心,创造功能合理、洁净舒适的实操环境,提高同学们的实践能力! 二、实验室的设计方案 1、教B203是新的理化实验室,有三张大的实验台,供学生实验操作时使用。我们要经常保持实验室的清洁,并且要求每位同学在实验完毕把使用过的仪器清洗干净后放回原来的位置。最后离开实验室时,要求实验室负责人再三检查水电气窗,闸销复原。 2、在新的理化实验室里,摆放了阿贝折射仪、扫描型紫外可见分光光度计、自动电位滴定仪等等的较难操作的大型设备。为了方便同学们操作,设备隔壁都有说明书供同学们学习,另外还要保证设备的完善避免仪器的损坏和同学们的安全,我们会在设备附近贴上注意事项。 3、另外,理化实验室必不可少的玻璃仪器也需要分得细致些。如:试管,烧杯,移液管,锥形瓶,玻璃棒,容量瓶……我们会把这一类仪器按照类别和规格分门别类,并且贴上明显的标签,方便同学们拿取,也方便实验室负责人统计。 4、目前提倡低碳,我们会在水槽和开关电闸附近贴上温馨提示,时时刻刻提醒同学们节约用水和注意用电。在门口也贴上温馨提示,提醒同学们在离开实验室时检查实验室是否已经关好水源、电源和门窗。

三、标语 1、人的天职在勇于探索真理。(哥白尼) 2、一切推理都从人的观察与实验中得来。(伽利略) 3、一个人度心态决定他的高度。 4、化学千变万化,实验循规探秘。 5、培养科学态度,提高科学素质。 (注:张贴于实验室门口及墙壁) 框表: 门口(规格:20X70cm)

墙壁(规格:20X70cm ) 四、著名化学家图片

伽利略

哥白尼五、小标签(用于贴示小型仪器或玻璃仪器的名称) (规格:6x10cm)

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用,了解设计的全过程, 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内,打开File—>New—>VHDL File,从模版中选择库的说明,use语句的说明,实体的说明,结构体的说明,编写VHDL代码,然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚,从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图,打开File —>close关闭工程。 底层文件: LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件: LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

FPGA一位全加器设计实验报告

题目:1位全加器的设计 一.实验目的 1.熟悉QUARTUSII软件的使用; 2.熟悉实验硬件平台的使用; 3.掌握利用层次结构描述法设计电路。 二.实验原理 由于一位全加器可由两个一位半加器与一个或门构成,首先设计半加器电路,将其打包为半加器模块;然后在顶层调用半加器模块组成全加器电路;最后将全加器电路编译下载到实验箱,其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入,并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察,sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三.实验步骤 1.在QUARTUSII软件下创建一工程,工程名为full_adder,芯片名为EP2C35F672C6; 2.新建Verilog语言文件,输入如下半加器Verilog语言源程序; module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为,进行功能仿真、时序仿真,验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file,创建半加器模块; 5.新建一原理图文件,在原理图中调用半加器、或门模块和输入,输出引脚,按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端,便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译,锁定引脚,然后分别进行功能与时序仿真,验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

FPGA4位全加器的设计

目录 一、设计原理 (1) 二、设计目的 (1) 三、设计内容 (2) 四、设计步骤 (2) 五、总结与体会 (6)

4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器,如下图所示,其中CSA 为一位全加器。显然,对于这种方式,因高位运算必须要等低位进位来到后才能进行,因此它的延迟非常可观,高速运算无法胜任。 A 和 B 为加法器的输入位串,对于4位加法器其位宽为4位,S 为加法器输出位串,与输入位串相同, C 为进位输入(CI )或输出(CO )。 实现代码为: 全加器真值表如下: module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境,掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro 实验环境。 ⑶了解Verilog HDL 语言在FPGA 中的使用。 ⑷了解4位全加器的Verilog HDL 语言实现。 输 入 输 出 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

三、设计内容 用Verilog HDL语言设计4位全加器,进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E:\progect\目录下,新建名为count8的新工程。 ⑵器件族类型(Device Family)选择“Virtex2P” 器件型号(Device)选“XC2VP30 ff896-7” 综合工具(Synthesis Tool)选“XST(VHDL/Verilog)” 仿真器(Simulator)选“ISE Simulator”

实验室设计总体规划方案(精)

实验室建设项目的涉及面广,范围包括实验室装修、实验室设计、通风排风系统、洁净系统、水系统、暖通系统、供气系统、实验室家具等等。本文为大家讲解实验室设计总体规划方案。 1、实验室装修:实验装修不同于普通的工装,在设计、选材和施工等方面要考虑防水、防滑、防尘、防腐蚀、防静电、防干扰、防振动等要求,更要结合一些精密仪器的用水、用电、用气,以及使用环境的特殊要求进行设计施工。同时,实验室装修与每一个分项工程交叉衔接,息息相关,必须对实验室的通风、空调、给排水、电气、消防、纯水、洁净和供气等专业进行总体部署和协调,防止建筑拥堵、错位,合理设计、施工和管理,使复杂的工程变得井然有条。 2、实验室暖通系统:实验室排风涉及实验人员的安全性和舒适性,必须严格控制好排风效果、噪声和节能等因素。通常,为避免实验室内产生的毒害气体交叉污染,实验室气流方向应从低危险区域向高危险区域流动,气流设计应从办公区域,廊道,以及其他辅助区域流入实验室,保持实验室内的适当负压,确保实验室内的气流不外泄到走廊,为保证效果必须采用VAV变风量排风系统。同时,需采取有效的变风量补风措施,并保持实验室内的适

当负压,且补风不能影响室内温度。这些与普通的办公室暖通空调要求相差很大。 3、实验室洁净系统:洁净实验室主要目的是保护实验人员的安全,防止感染细菌和病毒,保护实验样品的安全,防止污染,确保实验结果的准确性。其建设要点包括:工艺布局合理,根据需要设置更衣、风淋和缓冲间,做到人流、物流、污物流三流清晰,避免交叉感染;装饰材料应易于清洁消毒、耐腐蚀、不起尘、不开裂、光滑防水,相交位置做圆弧处理,无缝对接;空调净化系统的划分应有利于实验室的消毒灭菌、自动控制系统的设置和节能运行;采用洁净空调系统,设粗、中、高三级空气过滤器,排风与送风连锁;气流有序,由清洁区向半污染区和污染区流动。 4、实验室供气系统:实验室供气系统虽然投资份额相对较小,但对实验环境的安全性有重要影响。首先,气瓶间必须采取的专业的通风、防爆措施;其次,气路系统要有泄露报警、紧急切断和强排风等装置;第三,为了保证气体纯度和气压的稳定性,必须进行多级减压供气,设置气路吹扫、排空等设施。 5、实验室各专业建设相互交错、穿插进行,装修、水电、排风、补风、空调、供气等专业必须周密设计,统筹安排,精心施工,才能保证施工进度和质量。此外,实验室恒温恒湿、纯水、弱电等专业也有其特殊要求。

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境,利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1+1=10的功能(当然还有 0+0、0+1、1+0). 【实验原理】 全加器 除本位两个数相加外,还要加上从低位来的进位数,称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入,全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简单,但速度也较低。 四位全加器 如图9所示,四位全加器是由半加器和一位全加器组建而成: 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目: 打开modelsim软件,进入集成开发环境,点击File→New project建立一

实验一 4位全加器的设计

实验一4位全加器的设计 一、实验目的: 1 熟悉QuartusⅡ与ModelSim的使用; 2 学会使用文本输入方式和原理图输入方式进行工程设计; 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计; 4 理解RTL视图和Technology Map视图的区别; 5 掌握简单的testbench文件的编写。 二、实验原理: 一个4位全加器可以由4个一位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容: 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程,可参考课本第4章的内容,重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示:

VHDL源程序如下(行为描述):-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;

八位加法器设计实验报告

实验四:8位加法器设计实验 1.实验目的:熟悉利用quartus原理图输入方法设计简单组合电路,掌握层次化设计方法。 2.实验原理:一个八位加法器可以由八个全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务:完成半加器,全加器,八位加法器设计,使用例化语句,并将其设计成一个原件符号入库,做好程序设计,编译,程序仿真。 1)编译成功的半加器程序: module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2)编译成功的全加器程序: module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3)编译成功的八位加法器程序: module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

一位全加器的设计

课程设计任务书 学生:袁海专业班级:电子1303班 指导教师:封小钰工作单位:信息工程学院 题目: 一位全加器的设计 初始条件: 计算机、ORCAD软件,L-EDIT软件 要求完成的主要任务:(包括课程设计工作量及其技术要求,以及说明书撰写等具体要求) 1、课程设计工作量:1周 2、技术要求: (1)学习ORCAD软件,L-EDIT软件。 (2)设计一个一位全加器电路。 (3)利用ORCAD软件对该电路进行系统设计、电路设计,利用L-EDIT软件进行版图设计,并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印,图纸应符合绘图规。 时间安排: 2016.12.30布置课程设计任务、选题;讲解课程设计具体实施计划与课程设计报告格式的要求;课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件,查阅相关资料,复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作,完成课设报告的撰写。 2017.1.5 提交课程设计报告,进行答辩。 指导教师签名:年月日 系主任(或责任教师)签名:年月日

目录 摘要........................................................................ I ABSTRACT ................................................................... II 1绪论. (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (3) 2.1一位全加器原理简介 (3) 2.2实现一位全加器功能的原理图设计 (4) 2.2.1一位全加器原理图 (4) 2.2.2基于ORCAD的一位全加器设计 (4) 2.2.3 一位全加器的电路图仿真 (7) 3一位全加器的版图设计 (9) 3.1确定一位全加器版图结构 (9) 3.2源漏共享缩小版图面积 (10) 3.3 版图所需基础器件绘制编辑 (12) 3.3.1 PMOS、NMOS等基础器件编辑 (12) 3.3.2 两输入与非门与异或门的绘制编辑 (13) 3.3.3源漏共享得到版图 (14) 3.4 绘制最终一位全加器版图 (15) 4心得体会 (18) 5参考文献 (19)

实验室设计方案一

实验室设计方案一 建设一座功能完善的实验室,要由专业的实验室装修设计人员进行专业设计,要全面综合考虑,遵循以人为本的原则,建成正规化、标准化的实验室达到最佳的使用效果。 一、合理设计实验室电路 1.中国电压标准,交流三相五线制电源380V,50HZ,(红色A、绿色B、黄色C、黑色0、双色保护地)。交流单相三线制电源220V,50HZ,(红色火、黑色0、双色保护地)。 2.合理设计实验室电气,布置线路电线采用铜芯BVR、BV,电线直径、开关大小按照用电容量计算。 3.较大负荷用电器单独设回路,并设计相应自动保护开关。 4.贵重仪器、精密仪器电源,设计交流稳压装置或设隔离电源,以确保仪器安全可靠运行。 5.全部插座,用电器外壳都要良好接地,确保人身安全。 6.合理设计空调、照明。合理设计电加热装置,达到安全可靠使用目的。 二、合理设计实验室水路 1.上水管采用DG15PP材料、PVC材料、开泰管等,水压不小于 2.5兆帕,下水采用管DG50 PP材料、PVC、陶瓷,最小坡度不小于5度,下水设U形反水弯,上下水管路材料不宜采用金属。铺设到室外管道另议。 2.试验产生的有毒有害液体,要设计二次蓄水装置,待消毒净化达到排放标准后,再排放。 3.试验室下水管路应设计独立回路,不宜与卫生间等其它下水道连通。

三、合理设计实验室气路 1.为确保安全,实验用各种气体,有条件应远离工作点设计具有防爆性能的房间作为气体室存放,否则需设置带有全自动报警功能的气瓶安全柜存放。 2.试验产生有毒有害气体应设计负压排气系统,确保有毒有害气体不在室内泄露。 3.按照房间大小比例设计相应数量带逆风阀的换气扇,使空气流通顺畅,保持清洁。 4.每个房间都要设计带有过滤装置的通气孔,如果是带有室内走廊的房间也可在门窗上设百叶窗,尺寸按照排气量比例关系计算。 四、合理设计实验室排风 1.排风系统工程是实验室建设的关键,通风柜的效果好坏主要在于排风系统设计。 2.排风管的材料首选为FRP无机树脂材料,也可用PVC材料或PP材料风管内壁应制做粗糙面,可减少风流噪声,采用圆形或巨型均可,直径250—500mm,按照排风量要求确定尺寸。 3.FRP防腐风机种类确定: (1)轴流风机、单台通风柜,单原子吸收罩较小风量采用。 (2)斜流风机、双台通风柜,双原子吸收罩,略大风量采用。 (3)离心风机、多台通风柜或需要排风量较大时采用。 (4)屋顶风机(同上)均可选择。 4.防腐风机应安装在室外屋顶,出风口设防雨、鸟罩,还需减振器、逆风阀、消音器、。 5.如果实验室是空调房间安装通风柜,应合理设计补风装置,以避免浪费能源。

数电实验报告半加全加器

实验二 半加/减器与全加/减器 一、 实验目的: (1) 掌握全加器和半加器的逻辑功能。 (2) 熟悉集成加法器的使用方法。 (3) 了解算术运算电路的结构。 二、 实验设备: 1、 74LS00 (二输入端四与非门) 2、 74LS86 (二输入端四异或门) 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4¥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND (74LS86引脚图) 三、 实验原理: 两个二进制数相加,叫做半加,实现半加操作的电路,称为半加器。 A 表示 被加数,B 表示加数,S 表示半加和,Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加,并给出该位的进位信号以 及和。 四、 实验内容: 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 (一)半加器、半减器 M=0寸实现半加,M=1时实现半减,真值表如下: (74LS00引脚 )

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M (半加器图形符号) 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B(A二M)

(二)全加器、全减器 S CO C^BC i-1 ?(M 十 A )(B 十 C ) 、实验结果 半加器: S 二 AB AB = A 二 B C =B (A 二 M ) 全加器: S = A 二 B - C i-1 G 二GM C 2M CI B +/一

4位全加器设计解析

可编程逻辑器件设计大作业 题目四位全加器设计 学院自动化与电气工程学院班级 姓名 学号 2104年12月30 日

目录 摘要 ...............................................................................................错误!未定义书签。 1.设计目的 ..................................................................................错误!未定义书签。2.设计要求?错误!未定义书签。 3.设计原理?错误!未定义书签。 3.1.四位全加器 (1) 3.2.四位全加器的原理图...................................................错误!未定义书签。 4.设计方案 ..................................................................................错误!未定义书签。 4.1.仿真软件?错误!未定义书签。 4.2.全加器原理...................................................................错误!未定义书签。 4.2.1一位全加器的设计与原理 ............................................错误!未定义书签。 4.2.2四位全加器的原理及程序设计 ..................................错误!未定义书签。5.程序设计...............................................................................错误!未定义书签。 6.仿真及结果..............................................................................错误!未定义书签。总结与体会?错误!未定义书签。 参考文献?错误!未定义书签。

8位全加器的设计解析

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级1202 学号34 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年12月13日

课程设计任务书 课程名称数字逻辑课程设计课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号34 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期:2013年12月13日任务完成日期:2014年01月21日

一、设计内容与设计要求 1.设计内容: 本课程是一门专业实践课程,学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDL或者Verilog HDL 设计电子系统的流程和方法,采用Quartus II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想,训练学生综合运用数字逻辑课程的理论知识的能力,训练学生应用Quartus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一4线-16线译码器电路设计; 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-4线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八D触发器的设计; 题目九十进制同步计数器的设计; 题目十T触发器的设计; 每位同学根据自己学号除以10所得的余数加一,选择相应题号的课题。 参考书目 1 EDA技术与VHDL程 序开发基础教程 雷伏容,李俊,尹 霞 清华大学出版 社 978-7-302-22416-7 2010 TP312VH/36 2 VHDL电路设计雷伏容清华大学出版 社 7-302-14226-2 2006 TN702/185 3 VHDL 电路设计技术王道宪贺名臣 刘伟 国防工业出版 社 7-118-03352-9 2004 TN702/62 4 VHDL 实用技术潘松,王国栋7-8106 5 7-81065-290-7 2000 TP312VH/1 5 VHDL 语言100 例详 解 北京理工大学 ASIC研究所 7-900625 7-900625-02-X 1999 TP312VH/3 6 VHDL编程与仿真王毅平等人民邮电出版 社 7-115-08641-9 2000 73.9621/W38V 7 VHDL程序设计教程邢建平曾繁泰清华大学出版 社 7-302-11652-0 2005 TP312VH/27/3

实验室的规划设计方案(DOC)

实验室的建设,无论是新建、扩建、或是改建项目,它不单纯是选购合理的仪器设备,还要综合考虑实验室的总体规划、合理布局和平面设计,以及供电、供水、供气、通风、空气净化、安全措施、环境保护等基础设施和基本条件。因此实验室的建设是一项复杂的系统工程,在现代实验室里,先进的科学仪器和优越完善的实验室是提升现代化科技水平,促进科研成果增长的必备条件。“以人为本,人与环境”己成为人们高度关注的课题。本着“安全、环保、实用、耐久、美观、经济、卓越、领先”,的规划设计理念。 规划设计主要分为六个方面:平面设计系统、单台结构功能设计系统、供排水设计系统、电控系统、特殊气体配送系统、有害气体输出系统等六个方面。下面就按上述六方面依次讲解。一、平面设计系统 平面设计我们主要考虑以下几个方面的因素: 1、疏散、撤离、逃生、顺畅、无阻,安全通道;一般实验室门主要向里开,但如设置有爆炸危险 的房间,房门应朝外开,房门材质最好选择压力玻璃。 2、人体学(前后左右工作空间),完美的设备与科技工作者操作空间范围的协调搭配体现了科学 化、人性化的规划设计。 在做平面设计的时候,首先要考虑的因素是就是“安全”,实验室是最易发生爆炸、火灾、毒气泄露等的场所。我们在做平面设计的时候,应尽量地要保持实验室的通风流畅、逃生通道畅通。根据国际人体工程学的标准。我们做如下的划分以供参照:(祥见下图) 实验台与实验台通道划分标准(通道间隔用L表示) L >500mm时,一边可站人操作; L >800mm时,一边可坐人操作; L >1200mm时,一边可坐人,一边可站人,中间不可过人; L >1500mm时,两边可坐人,中间可过人; L >1800mm时,两边可坐人,中间可过人可过仪器 天平台、仪器台不宜离墙太近,离墙400mm为宜。为了在工作发生危险时易于疏散,实验台间的过道应全部通向走廊。 另:实验室建筑层高宜为3.7米-4.0米为宜,净高宜为2.7米-2.8米,有洁净度、压力梯度、恒温恒湿等特殊要求的实验室净高宜为2.5米-2.7米(不包括吊顶);实验室走廊净宽宜为2.5米-3.0米.普通实验室双门宽以1.1米-1.5米(不对称对开门)为宜,单门宽以 0.8米-0.9米为宜。

全加器实验报告

全加器设计实验报告 姓名: 班级: 学号:

实验目的: 1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计方法、输入步骤、层次化步骤。 2.掌握QuartusII的文本输入方式的设计过程,理解VHDL语言的结构级描述方法,学习元件例化语句的设计方法。 实验原理:一位全加器可以用两个半加器及一个或门连接而成。要求使用原理图输入的方法先进行底层半加器设计,再建立上层全加器设计文件,调用半加器和或门符号,连线完成原理图设计。 全加器可以用两个半加器和一个或门连接而成,在半加器描述的基础上,采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。 一.原理图 1.半加器 实验步骤 1.打开Quartus Ⅱ软件,选择新建命令,在新建对话框中选择原理图文件编辑输入项,完成新建进入原理图编辑窗口。 2.在原理图编辑窗口任意位置右击鼠标,将出现快捷菜单,选择其中的输入元件项insert symbol,按照所设计的电路,放置器件,排版,连线,完成设计后选择另存为命令,命名为h_adder存放在指定文件夹中。

3.完成半加器的设计后,重复新建命令,开始进行全加器设计,在新建的原理图中,双击鼠标,在弹出的窗口中选择project选项,将之前存入的h_adder元件,放入原理图中。 2.全加器 实验步骤 1.新建工程,在新建的工程中建立VHDL语言编辑文件,在编辑窗口处,输入设计的半加器全加器程序。 2.将设计好程序进行编译,没有错误之后定义全加器五个引脚所对应耳朵硬件电路的引脚号。 3.烧录程序,调试,验证程序是否合理。

二.程序

四位全加器设计

四位全加器设计 The design of 4 bit full_adder4 摘要通过EDA软件,利用VHDL硬件描述语言,与原理图来完成四位全加器设计,此设计由简单到复杂,先合成一个半加器,再通过元件例化语句编写一位全加器,然后用四个全加器采用原理图便可合成此设计,并进行时序仿真,硬件下载 Abstrct Making use of VHDL and EDA soft-ware complete a four-f_adder design,It is a simple way tranffering to a complex way.At first,we are able to make up a h_adder,then making full use of it and an component sentence carry out a f_adder,at last ,we can adopt the picture of theory,then the design is on my eyes. 关键词 VHDL语言、半加器、全加器、原理图四位全加器设计 Key words VHDL language ,h_adder,f_adder,principium_ picture,full_adder4 引言VHDL于1983年由美国国防部发起创建,由IEEE进一步发展,从此,VHDL 成为硬件描述语言的业界标准之一, VHDL语言具有很强的电路描述和建模能力,能从多个层次对数字系统进行描述和建模,从而大大简化了硬件设计任务,提高了设计效率和可靠性,现今已得到广泛应用,此时利用它的优势来实现四位全加器设计. 1 掌握基本知识 1.1电路的VHDL描述有两大部分组成 1.1.1以关键词ENTITY引导,END ENTITY mux21a结尾的语句部分,称为实体。VHDL的实体描述了电路器件的外部情况及各信号端口的基本性质. 1.1.2以关键词ARCHITECTURE引导,END ARCHITECTURE one 结尾的语句部分,成为结构体。结构体负责描述电路器件的内部逻辑功能或电路结构。 1.2原理图的相关知识 这是一种类似于传统的原理图编辑输入方式,即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件

试验室建设方案.docx

. 长城路桥建设集团有限公司工地试验室临建方案 编制: 复核: 审核: 宜宾至彝良高速公路南绕三分部 2015 年 5 月

目录 一、前言 (1) 二、选址 (1) 三、规划 (1) 四、环境建设 (2) 五、其他设施 (3) 六、标牌、标志 (3) 七、人员配备 (4) 八、设备配置 (4) 九、办公设施 (5) 十、交通工具 (6) 十一、体系建设 (6) 十二、试验室平面图 (7)

工地试验室建设方案 一、前言 根据厅质监字〔 2012 〕200 号交通运输部办公厅关于印发工地试 验室标准化建设要点的通知和川交函〔 2011 〕98 号关于四川省高速 公路工地标准化建设指导意见,结合公路工程工地试验室标准化指南 和该项目的实际内容 ,本着工地试验室标准化建设坚持因地制宜、 务求实效和经济适用的工作原则,保证试验检测数据的客观和准确性,不盲目过分加大投入,片面追求表面效应的基本要求,特制定此实施方案。 二、选址 1、本着安全、环保、交通便利、及工程质量管理要求等因素, 试验室驻地选址在佛现山隧道出口驻地区,周围无山体崩塌、滑坡、 泥石流、地面坍陷、地裂缝、地面沉降等隐患。房屋采用7.5cm 彩 钢活动板房,两层,位于佛现山隧道出口办公楼后面,相距8M 。 2、安全环境均满足标准化要求,交通畅通,有水源、能源、信 息交换和协作条件、通信畅通,满足信息化办公需求。 三、规划 1、试验室根据工作、生活所需面积,结合实际情况合理利用地 形、地貌、地物和空间以及现有的设施等合理规划。 2、试验室新建房屋一栋两层,其中一楼为功能区,一楼功能区房 间共九间,二楼为办公室资料室和试验室职工宿舍。功能室分别为

实验室设计方案四

实验室设计方案四 工厂实验室设计规范 保健品检测实验室、药品检测实验室、食品检测实验室是工厂实验室中较为常见的实验室。产品质量的好坏直接影响到人们的健康,所以广大消费者对食品的质量十分关注著。 产品检测是一项要求高、技术性强的的工作,为了确保食品检测工作的顺利进行,产品检测实验室的建设非常重要。 实验室家具系统 对实验室进行规划设计,就不能不了解实验室家具的尺寸参数和实验台的设计模式,如坐式工作台的高度通常在750-850mm之间,如果男性实验员占较高比率也可考虑 900mm高。站式高度则在850mm-920mm之间;工作台的长度通常宜考虑每人 1200mm(最小不应小于1000mm),而有机化学实验台则须考虑长一些,可取 1400-1600mm。试剂架高度为1200-1650mm之间;而高柜可达1800-2000mm等。实验台的设计模式的重点是安全性和方便性,有以下几种常用的设计模式:1.岛型:是最常见的一种模式。常使用于大空间、成长方形的室内形式。此模式的特点是人流顺畅。 2.半岛型:这也是一种比较典型的应用方式,此模式适用于狭长的房间。 3.L型:L型适用于较为窄小的房间形式。 除以上三种外,还有U型与一字型(即侧边实验台)布局也较常用。 在设计化学分析实验时,通常在实验室中央配置从两面都能够操作的中央实验台,两边配置边实验台、测试台、通风柜、药品柜、干燥柜等,根据需要配备净化台、恒温恒湿设备,为了尽可能多地增加使用空间,往往还需配备一些平面型实验台。 为了便于分析仪器的操作使用,分析仪器使用的特殊气体的配管,应该尽量接近分析仪器。 在生物实验室中,考虑从一般实验到检查、测试、照相、洗相等数据处理工作流程的特殊要求。通常可在进口处设水池台和干燥台,便于实验室器皿的清洗。 实验室通风系统

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