基于FPGA的图像采集系统设计课程设计(论文)

基于FPGA的图像采集系统设计课程设计(论文)
基于FPGA的图像采集系统设计课程设计(论文)

电子信息工程专业专业综合课程设计基于FPGA的图像采集系统设计

目录

1 设计指标及要求...................................................... - 1 - 1.1 目标.............................................................. - 1 -

1.2 基本要求...................................................... - 1 -

2 系统硬件电路设计.................................................... - 2 -

2.1 核心板........................................................ - 2 -

2.1.1 产品简介.................................................... - 2 -

2.1.2 电源电路................................................ - 5 -

2.1.3 时钟电路. ............................................... - 5 -

2.1.4 复位电路................................................ - 6 -

2.1.5 配置/下载接口. .......................................... - 6 -

2.1.6 配置电路. ............................................... - 7 -

2.1.7 LED电路................................................ - 7 -

2.2 摄像头模块.................................................... - 8 -

2.2.1 OV7670简介............................................ - 8 -

2.2.2 工作原理................................................ - 9 -

2.2.3 OV7670的存储与读取.................................... - 10 -

2.3 液晶模块..................................................... - 10 -

2.3.1 产品简介............................................... - 10 -

2.3.2 工作原理.............................................. - 11 -

3 系统软件设计....................................................... - 13 -

4 系统调试........................................................... - 14 -

4.1 数据采集与存储............................................... - 14 -

4.2 数据处理与显示............................................... - 14 - 结论............................................................. - 15 - 参考文献.......................................................... - 16 - 附录二实物照片..................................................... - 18 - 附录三系统完整程序代码............................................. - 20 -

II

1 设计指标及要求

1.1 目标

以FPGA为核心,设计外围电路,利用摄像头模块和显示模块对图像进行采集和显示。

1.2 基本要求

(1)设计一个图像采集系统,以FPGA为核心,对图像进行采集和显示;

(2)设计采集电路,采集模块建议使用OV7670摄像头,也可以采用其他;

(3)设计显示电路,要求能够在液晶模块显示或电脑显示器显示;

(4)设计电路对摄像头的采集和图像的显示进行开关控制。

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2 系统硬件电路设计

2.1 核心板

2.1.1 产品简介

CoreEP4CE6如图2.1所示。

图2.1 FPGA核心板

CoreEP4CE6是一款基于EP4CE6E22C8N为主控芯片的核心板,它的最大特点是:板载1pcs EPCS16SI8N板载FPGA的最基本电路,包括晶振电路等板载nCONFIG按键、RESET按键、4 x LED引出了所有I/O资源带JTAG调试下载接口排针间距2.54mm,体积较小,适合接入用户系统。FPGA核心板拥有大量的I/O口可供用户使用,操作灵活,抗干扰能力强。。所以本设计采用此核心板控制图像的采集与传输以及显示控制。以下是具体参数简介以及核心板具体的电路模块介绍。

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图2.2 FPGA 核心板介绍

[ 芯片简介 ] EP4CE6E22C8N

以下为EP4CE6E22C8N 的核心资源参数:

工作频率:50MHz ; 工作电压:1.15V ~3.465V ; 封 装:QFP144;I/O 口:80 ; Les :6K ;RAM :270kb ; PLLs :2;

调试下载:可通过JTAG 接口实现下载。 AMS1117-3.3 3.3V 稳压器件。 AMS1117-2.5 2.5V 稳压器件。 AMS1117-1.2 1.2V 稳压器件。 EPCS16

串行FLASH存储器,用于存储代码。

[ 其它器件简介 ]

电源LED

用户LED

复位按键

nCONFIG按键

可对FPGA芯片进行重配置,相当于重启电源。

电源开关

50M有源晶振

[ 接口简介 ]

5VDC接口

JTAG接口

支持下载与调试。

FPGA引脚接口

引出VCC、GND及所有I/O,方便与外设进行连接。[ 跳线说明 ]

LED跳线短接时驱动LED,断开时不驱动LED。

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2.1.2 电源电路

如图2.3所示。

图2.3电源电路

电源电路是核心板子能够正常工作最基本的电路。查芯片手册可知,该芯片需要不同的电压来给每个片区提供不同的电压标准。因此,在设计上,把输入的5V电压分别转换为3.3V、2.5、1.2V等来维持板子正常工作。同时为了方便检测电源的工作状态,板子在3.3V电源输出处接上LED发光二极管(电源指示灯)。设计中将3.3V的电源单独接触额外的引脚来给ov7670图像采集模块和LCD供电。

2.1.3 时钟电路.

如图2.4所示。

图2.4时钟电路

在FPGA设计中时钟的最好解决方案是:由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计中的每一个时序器件,只要有可能就因该尽量在设计项目中采用全局时

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钟,FPGA都具有专门的全局时钟引脚,它直接连到器件中的每一个寄存器。在器件中,这种全局时钟能提供最短的是在延时。在设计中我们用到一个全局时钟口CLK,由于它是单个时钟口,所有我们考虑用有源晶振时钟作为外部时钟来源。板字采用的是50MHz 的晶振,为系统提供精准的时钟源。

2.1.4 复位电路

如图2.5所示。

图2.5复位电路

复位电脑包括RST复位电路和nCONFIG重置电路。RST复位采用RESET按键开关构成的阻容复位电路,按下后,低电平有效产生复位信号。nCONFIG重置电路则由nCONFIG 按键来触发,按下后可以使FPGA进行重新配置而不需要重启板子电源。

2.1.5 配置/下载接口.

如图2.6所示。

图2.6配置/下载接口电路

配置又称加载或下载,是对FPGA内容进行编程的一个过程。每次上电后需要进行配置是基于SRAM工艺FPGA的一个特点。在FPGA内部,有许多可编程的多路器、逻辑、互连线节点和RAM初始化内容等,都需要配置数据来控制。FPGA中配置RAM就起到了这样一个作用,它存放了配置数据的内容。

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根据FPAG 在配置电路中的角色,其配置数据可以使用3种方式载入(Download )到目标器件,这三种分别是:FPGA 主动方式、FPGA 被动方法和JTAG 方式。JTAG 接口是一个业界标准接口,Altera FPGA 基本上都可以支持JTAG 命令来配置FPGA ,而且JTAG 配置方式比其他任何一种配置方式优先级都高,因此,我们在板子提供了JTAG 配置方式,其配置接口电路图如下所示:

用户可以使用专用的Altera 下载器USB Blaster[2]进行下载调试。如需编程到EPCS 芯片需要对下载文件格式进行转换。

2.1.6 配置电路.

如图2.7所示。

图2.7配置电路

为了使FPGA 掉电后仍然能够保持程序数据,FPGA 需要外接配置芯片,这里选用了Altera 公司的串行FLASH 存储器EPCS16。EPCS16属于增强型配置器件,容量高达16Mbit,支持对打容量FPGA 的单片配置,它们可以由JTAG 接口进行在系统编程。

2.1.7 LED 电路

如图2.8所示。

图2.8 LED 电路

板载4个用户LED,每个LED都是直接由FPGA芯片上一个引脚来驱动的,当给对应的引脚一个逻辑低电平时,点亮LED。

2.2 摄像头模块

2.2.1 OV7670简介

OV7670 是 OV公司生产的一颗 1/6 寸的 CMOS VGA 图像传感器。该传感器体积小、工作电压低,提供单片 VGA 摄像头和影像处理器的所有功能。通过 SCCB 总线控制,可以输出整帧、子采样、取窗口等方式的各种分辨率 8 位影像数据。该产品 VGA 图像最高达到 30 帧/秒。用户可以完全控制图像质量、数据格式和传输方式。所有图像处理功能过程包括伽玛曲线、白平衡、度、色度等都可以通过 SCCB 接口编程。OmmiVision 图像传感器应用独有的传感器技术,通过减少或消除光学或电子缺陷如固定图案噪声、托尾、浮散等,提高图像质量,得到清晰的稳定的彩色图像。OV7670还具有如下特点:

(1)高灵敏度、低电压适合嵌入式应用

(2)标准的 SCCB 接口,兼容 IIC 接口

(3)支持 RawRGB、RGB(GBR4:2:2,RGB565/RGB555/RGB444),YUV(4:2:2)和 YCbCr (4:2:2)输出格式

(4)支持 VGA、CIF,和从 CIF 到 40*30 的各种尺寸输出

(5)支持自动曝光控制、自动增益控制、自动白平衡、自动消除灯光条纹、自动黑电平

(6)校准等自动控制功能。同时支持色饱和度、色相、伽马、锐度等设置。

(7)支持闪光灯

(8)支持图像缩放

本设计所采用的OV 7670核心板支持多种视频数据输出格式,使用比较灵活,应用范围也很广。曾经考虑的OV7620不及OV7670使用灵活,而且使用的液晶屏的视频输入格式是RGB,使用ov7670可以直接输出不用转换。经过比较OV7670图像采集模块是本设计最合适的图像采集模块。

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2.2.2 工作原理

原理图如图2.9所示。

图2.9摄像头原理图

从上图可以看出,ov7670摄像头模块自带了有源晶振,用于产生12M时钟作为

ov7670的XCLK输入。同时自带了稳压芯片,用于提供ov7670稳定的2.8V工作电压,并带有一个FIFO芯片,该芯片容量是384K字节。模块通过一个2*9的双排针与外部通信,与外部的通信信号如表1.1所示:

表1.1摄像头引脚

信号作用描述信号作用描述

VCC3.3 模块供电脚,接 3.3V 电源FIFO_WEN FIFO 写使能

GND 模块地线FIFO_WRST FIFO 写指针复位

OV_SCL SCCB 通信时钟信号FIFO_RRST FIFO 读指针复位

OV_SDA SCCB 通信数据信号FIFO_OE FIFO 输出使能(片选)FIFO_D[7:0] FIFO 输出数据(8 位)OV_VSYNC OV7670 帧同步信号

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FIFO_RCLK 读 FIFO 时钟

2.2.3 OV7670的存储与读取

(1)存储图像数据

等待ov7670同步信号—FIFO写指针复位—FIFO写使能—等待第二个同步信号—FIFO写禁止。

(2)读取图像数据

FIFO读指针复位—给FIFO读时针—读取第一个像素高字节—给FIFO读时针—读取像素低字节—给FIFO读时针—读取第二个像素高字节—循环读取剩余像素—结束。2.3 液晶模块

2.3.1 产品简介

型号:FPC-T280BQA_2-A1

显示类型:2.8"TFT 。

显示色彩:65/262K。

驱动IC:LGDP4535

Thin Film Transistor (薄膜场效应晶体管)是指液晶显示器上的每一液晶象素点都是由集成在其后的薄膜晶体管来驱动。从而可以做到高速度高亮度高对比度显示屏幕信息。目前在手机上TFT使用最为广泛,中高端彩屏手机中普遍采用的屏幕,分65536色及26万色,1600色三种,其显示效果非常出色。随着技术的进步,TFT不仅应用在手机上,许多智能仪表,工控人机界面也都在使用TFT取代之前的黑白屏。

本设计所采用的视频显示模块(即LCD)为4535驱动的LCD核心板,搭载2.8寸的TFT液晶屏。经对比,此视频显示模块显示效果好,驱动和控制程序编写难度比较容易。所以选择了此款LCD显示模块。

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2.3.2 工作原理

从电子学的角度来说 液晶显示器件的显示原理为:

在外加电场的作用下 具有偶极矩的液晶棒状分子在排列状态上发生变化 使得通过液晶显示器件的光被调制 从而呈现明与暗或透过与不透过的显示效果。液晶显示器件中的每个显示像素都可以单独被电场控制 不同的显示像素按照驱动信号的“指挥”在显示屏上合成出各种字符 数字及图形。液晶显示驱动器的功能就是建立这种电场。由于直流电场将导致液晶材料的化学反应和电极老化, 迅速降低液晶材料的使用寿命所以要求液晶显示驱动器的驱动输出必须是交流驱动。液晶显示的驱动方式有许多种 常用的有静态驱动和动态驱动两种。本文主要介绍用现场可编程逻辑器件FPGA来驱动点阵字符型液晶显示模块(MDLS)。

原理图如图2.10所示。

图2.10液晶原理图

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表2.1液晶引脚

液晶屏模块引脚信号备注

CS 液晶屏片选信号

RS 寄存器/数据选择信号

WR 写信号

RD 读信号

RST 复位信号

BL 背光三极管控制低电平点亮

D0 数据总线低8位

D1 数据总线低8位

D2 数据总线低8位

D3 数据总线低8位

D4 数据总线低8位

D5 数据总线低8位

D6 数据总线低8位

D7 数据总线低8位

D8 数据总线高8位

D9 数据总线高8位

D10 数据总线高8位

D11 数据总线高8位

D12 数据总线高8位

D13 数据总线高8位

D14 数据总线高8位

D15 数据总线高8位

CLK SPI总线时钟MO(MISO) SPI总线输出

MI(MOSI) SPI总线输入PEN 触摸屏中断信号

T_CS 触摸IC片选

FCS 扩展应用:SPI Flash片选

SDCS 扩展应用:SD卡片选信号VDD/VCC 3.3V

GNG 接地

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3 系统软件设计

整个系统必须在软件的支持下才能正常工作。本设计使用QuartusII软件进行管脚配置和整个系统的软件控制及数据部分的代码编写,并编译综合下载到实体调试。其软件流程图如下所示。

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4 系统调试

系统实现了OV7670采集图像并在TFTLCD上显示,图像画面清晰流畅,图像质量较好。本设计使用的OV7670图像采集模块实体中含有图像暂存模块,但由于本设计是基于FPGA的,传输速率较高,所以可以实时的传输图像,显示效果好。与ov7670的连线将数据、控制和电源信号线分成三段防止信号干扰。但为了实体制作方便,采用了万用板和杜邦线进行连接,接触和信号传输可靠性稍低,会对显示效果稍有影响。

4.1 数据采集与存储

图像采集用的是传感器OV7670,其通过总线接口编程实现图像处理功能。把该传感器与核心板相关引脚连接,通过程序控制核心板对OV7670下达执行图像采集的指令,然后将采集的数据读取出来,再采用FIFO进行数据存储,所以该芯片作为数据中转站起了很关键的作用。

4.2 数据处理与显示

FPGA核心板将ov7670图像采集模块所采集的图像采集出来之后,经CPU中转、转码成为可以写入LCD的16位数据。此时CPU对LCD发出写入指令,数据写入LCD。经LCD核心板处理之后最终显示在液晶屏上。达到显示效果。

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结论

本设计耗时一个月时间,经过多次的产品对比,选定了设计所需要的三个模块。即上述的OV7670图像采集模块、FPGA核心板和4535驱动的LCD显示模块。由于FPGA核心板有大量的I/O口可供用户使用,灵活度大大提升的同时也增加了设计难度。所以我们选择了用万用板进行调试,这样比较方便改动,不过也因为使用杜邦线使得传输的数据和控制信号容易受到干扰,使得现实部分略有瑕疵,最终也没有找到特别好的解决方案。通过多次的调试和修改,最终系统正常运行,图像采集正常,显示正常。设计的最后一步工作结束。

通过本次课程设计,组内人员积极响应老师,互相配合完成作品。增加了同学们之间的合作默契度。同时也锻炼了软件调试的基本技能,增加了实体硬件的调试经验。

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参考文献

[1] 姚远、李晨,FPGA应用开发入门与典型事例.人民邮电出版社 2010.

[2] 黄庭涛,CPLD/FPGA的开发与应用.电子工业出版社 2009.

[3] 王洪海,电子设计自动化应用技术-FPGA应用篇高等教育出版社 2009.

[4] 张洪润、张亚凡,FPGA/CPLD应用设计200例北京航空航天大学出版社 2006.

[5] 王彦,基于FPGA的LCD驱动程序设计真空电子技术 2004.

[6] 黄智伟,FPGA系统设计与实践电子工业出版社 2005.

[7] 杨立英,电子电路EDA技术与应用清华大学出版社 2011.

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系统硬件电路图

附录一

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附录二 实物照

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告 设计题目:基于FPGA的数字钟设计 班级:电子信息工程1301 姓名:王一丁 指导教师:李世平 设计时间:2016年1月 摘要 EDA(Electronic Design Automation)电子设计自动化,是以大规模可编程器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式,通过相关的软件,自动完成软件方式设计得电子系统到硬件系统,最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件,VHDL为硬件描述语言,结合所学知识设计一个多功能时钟,具有显示年、月、日、时、分、秒显示,计时,整点报时,设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述,采用模块化的思想完成顶层模块的设计,通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词:EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求

设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结,包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法,熟练进行设计、编译,为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言,提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计,锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

FPGA设计的报告课程设计

FPGA课程设计 实 验 报 告

实验一:设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 (1)计数器的时钟输入信号周期为200ns。 (2)以十进制形式显示。 (3)有一个复位端clr和两个控制端plus和minus,在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出,其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入,时钟,加计数,减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时,计数器执行清零功能,否则跳过else begin case({minus,plus})//case语句模块,包含加,减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零,若不为零,跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零,并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9,相当于向十位借一,因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块,其思路是:首先判断个位是否为零,若为零,则执行后面的程序,个位直接赋9,并且十位减一;否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9,否则跳到个位加一begin

FPGA课程设计题目

1、彩灯控制器设计 内容及要求: 设计一个彩灯控制器,具体设计要求如下: (1)要有多种花型变化(至少设计5种),led至少16路 (2)多种花型可以自动变化 (3)彩灯变换的快慢节拍可以选择 (4)具有清零开关 (5)完成全部流程:设计规范文档、模块设计、代码输入、仿真、下载验证等,最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计 内容及要求: 设计一用于体育比赛的数字秒表,具体设计要求如下: (1)6位数码管显示,其中两位显示min,四位显示see,显示分辨率为0.01 s。 (2)秒表的最大计时值为59min59.99see。 (3)设置秒表的复位/启动键,按一下该键启动计时,再按即清0。依此循环。 (4)设置秒表的暂行/继续键。启动后按一下暂行,再按继续。依此循环。 (5)完成全部流程:设计规范文档、模块设计、代码输入、仿真、下载验证等,最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计 内容及要求: 设计一个十字路口交通控制系统,具体设计要求如下: (1)东西(用A表示)、南北(用B表示)方向均有绿灯、黄灯、红灯指示,其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。 (2)系统设有时钟,以倒计时方式显示每一路允许通行的时间。 (3)当东西或南北两路中任一路出现特殊情况时,系统可由交警手动控制立即进入特殊运行状态,即红灯全亮,时钟停止计时,东西、南北两路所有车辆停止通行;当特殊运行状态结束后,系统恢复工作,继续正常运行。 图1 交通灯运行切换示意图

B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图 (4)完成全部流程:设计规范文档、模块设计、代码输入、仿真、下载验证等,最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计 内容及要求 设计一个4位串行数字锁。 (1)开锁代码为4位二进制,当输入代码的位数与锁内给定的密码一致,且按规定程序开锁时,方可开锁,并点亮一个指示灯。否则进入“错误”状态,并发出报警信号。 (2)锁内的密码可调,且预置方便,保密性好。 (3)串行数字锁的报警由点亮一个灯,直到按下复位开关,报警才停下。此时,数字锁又自动等待下一个开锁状态。 (4)完成全部流程:设计规范文档、模块设计、代码输入、仿真、下载验证等,最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计 内容及要求 (1)设一个出租车自动计费器,计费包括起步价、行驶计费和等待计费三个部分,用4个数码管显示出金额数目,最大值为999.9元,最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费;行驶里程超过三公里后按每公里2元收费;等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示,最大值为59分钟。 总费用=起步价+(里程-3km )*里程单价+(等待时间-3)*等候单价 (2)能够实现的功能: 显示汽车行驶里程:用四位数字显示,单位为km 。 计程范围为0~99km ,计程分辨率为1km 。 显示等候时间:用两位数字显示分钟,单位为min 。计时范围为0~59min ,计时分辨率为1min 。

(完整版)基于FPGA的温度传感器课程设计

FPGA课程设计论文 学生姓名周悦 学号20091321018 院系电子与信息工程学院 专业电子科学与技术 指导教师李敏 二O一二年5月28 日

基于FPGA的温度传感器系统设计 1引言 温度是一种最基本的环境参数,人们的生活与环境的温度息息相关,在工业生产过程中需要实时测量温度,在农业生产中也离不开温度的测量,因此研究温度的测量方法和装置具有重要的意义。测量温度的关键是温度传感器,温度传感器的发展经历了三个发展阶段:传统的分立式温度传感器;模拟集成温度传感器;智能集成温度传感器。目前,国际上新型温度传感器正从模拟式向数字式,从集成化向智能化、网络化的方向飞速发展。本文将介绍采用智能集成温度传感器DS18B20,并以FPGA为控制器的温度测量装置的硬件组成和软件设计,用液晶来实现温度显示。 2电路分析 系统框图如下: 第一部分:DS18B20温度传感器 美国 Dallas 半导体公司的数字化温度传感器 DS1820 是世界上第一片支持 "一线总线"接口的温度传感器,在其内部使用了在板(ON-B0ARD)专利技术。全部传感元件及转换电路集成在形如一只三极管的集成电路内。一线总线独特而且经济的特点,使用户可轻松地组建传感器网络,为测量系统的构建引入全新概念。现在,新一代的 DS18B20 体积更小、更经济、更灵活。使你可以充分发挥“一线总线”的优点。 DS18B20 的主要特性:(1)适应电压范围更宽,电压范围:3.0~5.5V,在寄生电源方式下可由数据线供电(2)独特的单线接口方式,DS18B20 在与微处理器连接时仅需要一条口线即可实现微处理器与DS18B20 的双向通讯(3)DS18B20 支持多点组网功能,多个DS18B20 可以并联在唯一的三线上,实现组网多点测(4)DS18B20 在使用中不需要任何外

FPGA课程设计报告--简易电子琴的设计[1].doc

西安邮电大学 FPGA课程设计报告 题目:简易电子琴设计及FPGA功能验证 院系: 专业班级: 学生姓名: XX 导师姓名: XX 起止时间: 2012、6、18至2012、6、29

一、课程设计任务: 本设计一个简易电子琴,具体功能如下: 1、具有手动弹奏和自动播放功能; 2、以按键或开关作为电子琴的琴键,输出7个音节的音阶; 3、可以自动播放曲目至少两首。 二、课程设计目的: 1、培养综合运用知识和独立开展实践创新的能力; 2、深入学习Verilog HDL,了解其编程环境; 3、学会运用Modelsim和Quartus II等编程仿真软件; 4、将硬件语言编程与硬件实物功能演示相结合,加深理解Verilog HDL的学习; 三、使用环境: 1、软件:Modelsim和Quartus II等编程仿真软件; 2、硬件:FPGA开发板。 四、课程设计详细方案及功能验证: 1、总体实现方案: 1、简易电子琴的设计通过软硬件结合实现,硬件系统包括主控器芯片、9个按键、LED、蜂鸣器等,软件资源包括编写Verilog HDL程序的应用软件Modelsim和仿真软件Quartus II。电子琴有按键代替琴键的弹奏功能和自动播放功能。 2、整个程序总共分5个模块:主模块,按键模块,曲目1模块,曲目2模块,曲目3模块。 整个方案总共用了9个按键(key1~key9),按键key1~key7作为琴键,通过这七个按键键入不同的音阶。主模块中key8、key9两个按键用于选择是自动播放还是弹奏曲目,令mm=(key8、key9),用mm值的不同选择调用不同模块。如果mm=00,则程序调用按键模块;如果mm=01,则调用曲目1模块,播放曲目1;如果mm=10,则调用曲目2模块,播放曲目2;如果mm11,则调用曲目3模块,播放曲目3。 本次设计的框图:

(完整版)FPGA课程设计(最终版)

课程设计任务书 学生姓名:专业班级: 指导教师:工作单位:信息工程学院 题目: 电子琴的设计 课程设计目的: 《FPGA原理与应用》课程设计的目的是为了让学生熟悉基于VHDL语言进行FPGA开发的全流程,并且利用FPGA设计进行专业课程理论知识的再现,让学生体会EDA技术的强大功能,为今后使用FPGA进行电子设计奠定基础。 课程设计内容和要求 设计内容: (1)设计一个八音电子琴。 (2)由键盘输入控制音响,同时可自动演奏乐曲。 (3)用户可以将自己编制的乐曲存入电子琴,演奏时可选择键盘输入乐曲或者已存入的乐曲。 要求每个学生单独完成课程设计内容,并写出课程设计说明书、说明书应该包括所涉及到的理论部分和充足的实验结果,给出程序清单,最后通过课程设计答辩。 时间安排: 指导教师签名:年月日

系主任(或责任教师)签名:年月日

目录 摘要 (1) Abstract (2) 1设计意义和要求 (3) 1.1设计意义 (3) 1.2功能要求 (3) 2方案论证及原理分析 (4) 2.1实现方案比较 (4) 2.2乐曲实现原理 (4) 2.3系统组成及工作原理 (6) 3系统模块设计 (8) 3.1顶层模块的设计 (8) 3.2乐曲自动演奏模块的设计 (8) 3.3音阶发生器模块的设计 (9) 3.4数控分频器模块的设计 (9) 4程序设计 (11) 4.1VHDL设计语言和ISE环境简介 (11) 4.2顶层模块的程序设计 (12) 4.3乐曲自动演奏模块的程序设计 (13) 4.4音阶发生器模块的程序设计 (13) 4.5数控分频模块的程序设计 (14) 5设计的仿真与实现 (15) 5.1乐曲自动演奏模块仿真 (15) 5.2音调发生模块仿真 (18) 5.3数控分频模块仿真 (19) 5.4电子琴系统的仿真 (20) 5.5设计的实现 (22) 5.6查看RTL视图 (23) 5.7查看综合报告 (25) 6心得体会 (31) 7参考文献 (32) 8附录 (33)

FPGA课程设计

FPGA课程设计 学院: 年级专业: 学生姓名: 日期:

题目:用Verilog语言设计一个程序来控制数码管动态显示0~F 小组成员: 指导老师: 开发板:A-C8V4 芯片型号:CycloneII EP2C8Q208C8N 设计目的: 本课程设计的目的是熟练掌握相关软件的使用和操作。能对Verilog语言程序进行编译,调试,以及通过计算机仿真,得到正确的仿真波形图,并根据所得仿真波形图分析判断并改进所设计的电路。在成功掌握软件操作基础上,将所数字电路的基础课知识与Verilog语言的应用型知识结合起来并与实际设计,操作联系起来,即“理论联系实际”。深入了解Verilog语言的作用与价值,对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。对EDA技术有初步的认识,并开始对EDA技术的开发创新有初步的理解。 设计内容:利用verilog语言设计一个程序,其功能是使LED数码管循环动态显示0~F 程序设计: module led0 (clk_50M,led_bit,dataout); input clk_50M; output [7:0] dataout; output led_bit; reg [7:0] dataout; reg led_bit; reg [27:0] count; always led_bit <= 'b0; always @ ( posedge clk_50M ) begin count<=count+1; end always @ ( posedge clk_50M ) begin case ( count[27:24] ) 0: dataout<=8'b11000000; 1: dataout<=8'b11111001; 2: dataout<=8'b10100100; 3: dataout<=8'b10110000; 4: dataout<=8'b10011001; 5: dataout<=8'b10010010; 6: dataout<=8'b10000010; 7: dataout<=8'b11111000; 8: dataout<=8'b10000000; 9: dataout<=8'b10010000; 10:dataout<=8'b10001000; 11:dataout<=8'b10000011; 12:dataout<=8'b11000110; 13:dataout<=8'b10100001; 1

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河南机电高等专科学校 《可编辑逻程器件原理与应用课程设计》 题目:数字跑表 班级: 学号: 姓名: 2012年6月8日

数字跑表设计 一、设计题目 设计一个以0.01s为基准计时信号的实用数字式跑表 二、设计要求 1)跑表计时显示范围0.01s—59min59.99s,计时精度为10ms。 2)具有清零、启动计时、暂停计时功能,操作按键(开关)不超过2个。 3)时钟源误差不超过0.01s。 三、总体设计思路 数字秒表设计采用模块化思想,自顶向下设计。总体上含有分频模块、计时控制器模块、计数模块、LED显示模块四个基本模块。各模块功能如下:(1)分频模块 分频器通过对256Hz时钟分频产生100Hz时钟,它同COUNT10中的十进制计数器要求的时钟频率一致。 (2)计时控制器模块 计时控制器模块的作用是将按键信号转变为计时器的控制信号。本设计中设置了2个按键,即启动/暂停键和清零键,由它们产生的计数允许保持和清零信号。 (3)计时模块 计时器通过对10ms脉冲的计数,达到计时的目的。由于数字跑表的计时范围为0到59分59.99秒,所以计时模块COUNT共需四个十进制计数器和两个六进制计时器。 (4)LED显示模块 用于数字跑表的最后显示 四、设计步骤如下: (1)分频模块 由于试验箱没有100Hz的时钟源,所以应设计分频模块分频。将输出256Hz 的时钟频率经过分频得到100Hz的时钟源,作为百分之一秒位的时钟输入, 每产生一个时钟上升沿,计数器加1即为10ms。新建Text Editor,以VHDL语言设计分频模块,程序源码如下: library ieee; use ieee.std_logic_1164.all; entity DIV is Port (clr:in std_logic; clk:in std_logic; clkout:out std_logic); end DIV; architecture a of DIV is begin process (clk,clr)

FPGA课程设计报告

F P G A课程设计报告 (实现多功能数字钟) 专业班级: 07通信2班 姓名:朱绍兴 学号:0701******** 时间:2009.12.30

一、标题:设计多功能数字钟控制电路 二、任务书:用MAX+PLU SⅡ软件及Verilog HDL语言设计 一个多功能的数字钟,包括有时、分、秒的计 时,以及校时(对小时、分钟和秒能手动调整 以校准时间)、正点报时(每逢整点,产生“嘀 嘀嘀嘀-嘟”,4短一长的报时音)等附加功能。 三、关键词:24进制、60进制、正点报时、校时、数字钟 四、总体方案:多功能数字钟控制电路框图是由三部分组成 的,即秒分时控制电路、整点报时控制电路、 时段控制电路。用Verilog HDL硬件描述语 言完成编译和仿真。 五、原理框图如下: ↓ ↓ ↓

六、Verilog HDL硬件描述语言编写的功能模块: /*秒计数器m60*/ module m60(M,CP60M,CPM,RD); output [7:0]M; output CP60M; input CPM; input RD; reg [7:0]M; wire CP60M; always@(negedge RD or posedge CPM) begin if(!RD) begin M[7:0]<=0; end else begin if((M[7:4]==5)&&(M[3:0]==9)) begin M[7:0]<=0; end else begin if(M[3:0]==9) begin M[3:0]<=0; if(M[7:4]==5) begin M[7:4]<=0;end else M[7:4]<=M[7:4]+1; end

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FPGA课程设计报告 题目:基于CPLD的 1602字符液晶显示系统设计院系:信息与电气工程学院 班级:电子信息工程 学号: 学生姓名: 指导教师: 成绩: 2011 年7 月

基于CPLD的1602字符液晶显示系统设 计 一. 设计题目: 基于CPLD的1602 字符液晶显示系统设计 二.设计要求技术指标: 要求用1602 液晶显示字符; 显示内容:学号+英文姓名; 显示方式:流动显示,开关控制字符 流动速度及方向;具有暂停和清 屏的功能; 三.设计平台: QUARTUSII软件MARS-1270 CPLD 1602 液晶 四.设计思路与设计步骤: 液晶指令介绍: 要想控制1602 液晶显示字符,首先需要弄清 楚1602 有那些可控管脚, 有哪些控制命令,如何控制其显示,如何控制其移动及如何控制其移动速度及方 (1)接口说明:

(2)基本操作时序: A. 读状态:输入:RS=L,RW=H,E=H,输出:D B0--DB7=状态字 B.写指令:输入:RS=L,RW=L,E=下降沿脉冲, DBO--DB7=指令码, 输出:无 C.读数据:输入:RS=H,RW=H,E=H输出:, D B0--DB7=数据 D.写数据:输入:RS=H,RW=L,E=下降沿脉冲, DBO--DB7=数据, 输出:无 (3)指令集及其设置说明: A. 清屏指令: 功能:<1> 清除液晶显示器即将DDRAM的内容全部填入"空白"的ASCII码20H; <2> 光标归位,即将光标撤回液晶显示屏的左上方; <3> 将地址计数器(AC)的值设为0。 B.进入设置模式指令: 功能:设定每次定入1位数据后光标的移位方向,并且设定每次写入的一个 字符是否移动。参数设定的情况如下所示: 位名设置 I/D 0= 写入新数据后光标左移1= 写入新数据后光标右移

Verilog fpgA程序课程设计

课题一 一,设计一个可控的100进制可逆计数器,要求用实验箱下载。 (1)计数器的时钟输入信号周期为200ns。 (2)以十进制形式显示。 (3)有一个复位端clr和两个控制端plus和minus,在这些控制信号的作用下,计数器具有复位、增或减计数、暂停功能。 二,设计思路: 由题目可知,可逆计数器有四种工作模式,即清零,加计数,减计数和暂停。由此,我想到有case语句,这也是整个程序的核心。 三,源代码 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出,其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入,时钟,加计数,减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时,计数器执行清零功能,否则跳过 else begin case({minus,plus})//case语句模块,包含加,减和暂停四个模块 2'b10:

if (qout[3:0]==0)//判断个位是否为零,若不为零,跳到个位减一 begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零,并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9,相当于向十位借一,因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块,其思路是:首先判断个位是否为零,若为零,则执行后面的程序,个位直接赋9,并且十位减一;否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9,否则跳到个位加一 begin qout[3:0]<=0;//若上面个位为9判断成立,则给个位赋值 if(qout[7:4]==9) qout[7:4]<=0;//判断十位是否为9,若为9,则赋0 else qout[7:4]<=qout[7:4]+1;//若十位不为9,十位加一 end else qout[3:0]<=qout[3:0]+1;//个位加一 /*这一部分是加计数模块,首先判断个位是否为9,若不为9,个位加1;否侧,再判断十位是否为9, 若为9,十位赋0,否侧十位加1。*/ 2'b11:

课程设计-基于fpga的vga图形显示大学论文

电子信息工程专业综合设计(报告) (课程设计) 题目基于FPGA的VGA图形显示 二级学院电气与电子工程学院 专业电子信息工程 班级 学生姓名学号 同组姓名 指导教师 时间

基于FPGA的VGA图形显示 摘要: 本次的题目是基于FPGA的VGA图形显示,实现VGA图像显示与控制。本文介绍的主要内容围绕着显示特定图片,且图片可受控制的相关原理与方法展开。根据VGA显示原理,利用VHDL作为逻辑描述手段,设计了一种基于现场可编程器件FPGA的VGA接口控制器。实现VGA图像显示控制器是通过Altera公司的QuartusII软件环境下对VGA模块的设计和顶层逻辑框图设计。FPGA的嵌入式系统中能代替VGA的专用显示芯片,节约硬件成本,节省计算机处理时间,加快数据处理速度并具有显示面积大,色彩丰富、承载信息量大、接口简单等优点。除此以外FPGA芯片和EDA设计方法的使用,可根据用户的需求,为设计提供了有针对性的VGA显示控制器,可不需要依靠计算机,它可以大大降低成本,并可以满足生产实践中不断改变的需要。 关键字:FPGA VGA 图像控制器 一、前言 本次课程设计主要是通过Altera公司的QuartusII软件环境下对VGA模块的设计和顶层逻辑框图设计。VGA是IBM于1987年提出的一个使用模拟信号的电脑显示标准。在性能上,VGA将16色模式的分辨率提高到了640×480,同时VGA新提供了一种具有320×200分辨率、256种颜色的图形模式,且所显示的每一种颜色都可从262144(18位)种颜色中选择,VGA的这种色彩显示能力对微机图形/图象软件的发展起到了很大的促进作用先后分别经历了EGA, EGA, VGA, SVGA, XGA, SXGA, UXGA, QXGA, WQXGA, QSXGA, WQSXGA, QUXGA, WQUXGA, 1080P。 目前大多数计算机与外部显示设备之间都是通过模拟VGA接口连接,计算机内部以数字方式生成的显示图像信息,被显卡中的数字/模拟转换器转变为R,G,B三原色信号和行、场同步信号,信号通过电缆传输到显示设备中。对于模拟显示设备,如模拟CRT显示器,信号被直接送到相应的处理电路,驱动控制显像管生成图像。而对于LCD、DLP等数字显示设备,显示设备中需配置相应的

FPGA课程设计

西安欧亚学院 信息工程学院 FPGA系统开发设计报告 2013 / 2014 学年第二学期 设计题目:基于VHDL的分频计设计 专业班级:统本电信1201班 姓名学号:李瑞洋 12620102154071 指导教师:张秀芳 设计成绩:

一、设计任务及要求: 当系统正常工作时,由系统时钟提供的50MHz的输入信号,经过信号源模块,先通过100分频产生1MHZ的时钟信号,再将1MHZ的时钟信号分频产生多种频率输出,其中1HZ的输出频率被作为控制模块的时钟输入,7812HZ的输出频率被作为显示模块的时钟输入,由控制模块产生的计数使能信号testen和清零信号clr对计数模块进行控制,而由其产生的锁存信号load对锁存模块进行控制,一旦计数使能信号为高电平,并且时钟上升沿到来,计数器便开始正常计数,清零信号到来则计数清零,而当锁存信号为高电平时,数据便被锁存器锁存,然后将锁存的数据输出到显示模块显示出来,数据锁存保证系统可以稳定显示数据,显示译码驱动电路将二进制表示的计数结果转换成相应的能够在数码显示管上 可以显示的十进制结果。在数码显示管上可以看到计数结果。数字频率计的原理框图如图所示。主要由5个模块组成,分别是:信号源模块、控制模块、计数模块、锁存器模块和显示器模块[6] 二、基本设计思路 根据数字频率计的系统原理,cnt控制信号发生器。testctl的计数使能信号testen能产生一个1 s宽的周期信号,并对频率计的每一计数器Cnt10的ENA 使能端进行同步控制:当testen高电平时允许计数、低电平时停止计数。 reg32b为锁存器。在信号load的上升沿时,立即对模块的输入口的数据锁存到reg32b的内部,并由reg32b的输出端输出,然后,七段译码器可以译码输出。在这里使用了锁存器,好处是可以稳定显示数据,不会由于周期性的清零信号而不断闪烁。

FPGA课程设计报告

Shenyang Agricuttural University FPGA课程设计报告 题目:基于CPLD的1602字符液晶显示系统设计院系: _________ 信息与电气工程学院___________ 班级: __________________ 电子信息工程_________ 学号:____________________________________________ 学生姓名:_________________________________________ 指导教师:_________________________________________ 成绩:____________________________________________ 2011年7月

基于CPLD勺1602字符液晶显示系统设计 一.设计题目: 基于CPLD勺1602字符液晶显示系统设计 二?设计要求技术指标: 要求用1602液晶显示字符; 显示内容:学号+英文姓名; 显示方式:流动显示,开关控制字符流动速度及方向;具有暂停和清屏的 功能; 三?设计平台: QUARTUSII 6.0软件MARS-1270 CPLD 1602 液晶 四?设计思路与设计步骤: 1.1602液晶指令介绍: 要想控制1602液晶显示字符,首先需要弄清楚1602有那些可控管脚,有哪些控制命令,如何控制其显示,如何控制其移动及如何控制其移动速度及方向等,下面首先介绍一下我所要用的指令及管脚等。 (1)接口说明: (2)基本操作时序: A. 读状态:输入:RS=L RW=H,E=H,输出:DB0--DB7= 犬态字

课程设计fpga密码锁

FPGA实验报告

一、实验目的 1.设计一个密码锁 2.加深FPGA电路原理的理解 3.掌握VHDL语言的使用,学会用VHDL语言来编程解决实际问题 4.学会使用EDA开发软件设计小型综合电路,掌握仿真的技巧 5.学会应用开发系统实现硬件电路,检验电路的功能 二、实验内容 题目:电子密码锁 内容:设计一个4位串行数字锁 1.开锁代码为4位二进制,当输入代码的位数与锁内给定的密码一致,且按规定程序开锁时,方可开锁。否则进入“错误”状态,发出报警信号。 2.锁内的密码可调,且预置方便,保密性好。 3.串行数字锁的报警,直到按下复位开关,才停下。此时,数字锁又自动等待下一个开锁状态。 三、实验步骤 1.系统总框图 本系统的硬件部分主要由密码锁按键消抖模块,密码输入比较更改模块,密码显示模块、报警模块组成。整体系统框图如下图所示。

2.密码锁的主要功能 密码锁控制器的主要功能有: (1)密码输入:有二个按键来控制(分别代表0和1),每按下一个键,要求在数码管上显示,并依次左移。 (2)密码校验:如果有按键按下,直到松开该按键,如果密码校验正确,无变化,否则如果密码校验错误蜂鸣器响,表明密码错误。(3)错误报警:密码输入错误开始报警。 (4)密码修改:输入密码正确后按按键输入要设置和更改的密码,按按键确认密码设置与更改,则密码设置成功。 3.密码锁的各个模块 (1)按键消抖。 每按下一个键,仅产生一个信号脉冲,作为按键的使能信号,使能信号控制显示的数字。 (2)密码输入比较 密码输入值的比较主要有两部分,密码位数和内容,任何一个条件不满足,都不能打开锁。锁内密码为“0000”, key2 和key1 置低电平,分别表示输入“1”和“0”。输入密码前先按start键,再依次正确输入0000,会在数码管逐一显示,按确认键,经检验,输入的密

FPGA课程设计

郑州轻工业学院 课程设计说明书 题目:基于FPGA的电子钟设计 姓名:事实上 院(系):电子信息工程学院 专业班级:电子信息工程14-2 学号:1654165416565 指导教师:蔡超峰 成绩: 时间:2017 年 6 月19 日至2017 年 6 月25 日

郑州轻工业学院 课程设计任务书 题目基于FPGA的电子钟设计 专业、班级电子信息工程14-2 学号 541401056514姓名*** 主要内容、基本要求、主要参考资料等: 主要内容: 要求学生使用VHDL语言设计一个显示时(2位)、分(2位)、秒(2位)的6个数字的多功能电子钟。该电子钟既可以作为闹钟,也可以作为计时器。系统的时钟频率为1024Hz,要求给出复位键、报警键、调整时钟等按键设计。基本要求: 1、掌握FPGA的程序设计方法。 2、掌握硬件描述语言语法。 3、给出设计思路与框图 4、程序设计完成后要求在软件中实现功能仿真。 主要参考资料: 1、周润景.基于QuartusⅡ的FPGA/CPLD数字系统设计实例[M].电子工业 出版社.2007,8 2、林明权马维旻VHDL数字控制系统设计范例.电子工业出版社2003,1 3、褚振勇. FPGA设计及应用(第三版)[M].西安电子科技大学出版社.2012,4 完成期限:2017.6.19—2017.6.25 指导教师签名: 课程负责人签名: 2017年6月18日

伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入,使得EDA技术在电子信息,通信,自动控制,计算机等领域的重要性日益突出。 本设计给出了一种基于FPGA的多功能数字钟方法,采用EDA作为开发工具,VHDL语言和图形输入为硬件描述语言,QuartusII作为运行程序的平台,编写的程序经过调试运行,波形仿真验证,下载到EDA实验箱的FPGA芯片,实现了设计目标。 系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想,将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII软件进行功能仿真, 验证数字钟设计的正确性。 测试结果表明本设计实现了一个多功能的电子钟功能,具有时、分、秒计时显示功能,以24小时循环计时;具有校正小时和分钟的功能;以及清零,整点报时功能。 关键词:EDA技术;FPGA;数字钟;VHDL语言;自顶向下

fpga数字钟课程设计报告

f p g a数字钟课程设计报 告 Company Document number:WTUT-WT88Y-W8BBGB-BWYTT-19998

课程设计报告 设计题目:基于FPGA的数字钟设计 班级:电子信息工程1301 姓名:王一丁 指导教师:李世平 设计时间:2016年1月 摘要 EDA(Electronic Design Automation)电子设计自动化,是以大规模可编程器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式,通过相关的软件,自动完成软件方式设计得电子系统到硬件系统,最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件,VHDL为硬件描述语言,结合所学知识设计一个多功能时钟,具有显示年、月、日、时、分、秒显示,计时,整点报时,设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述,采用模块化的思想完成顶层模块的设计,通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词:EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求

设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结,包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法,熟练进行设计、编译,为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言,提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计,锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

FPGA课程设计报告

F P G A 课 程 设 计 报 告 学部:信息科学与技术学部 专业:通信工程 班级:10级1班 学号:100103011125 姓名:万洁 指导老师:祝宏 合作伙伴:张紫君 2012.12.13

一.《任务书》: 实验一100进制的可逆计数器(11——12周)实验二交通灯控制系统(15周) 实验三多功能数字钟系统(14-15周)二.实验书写格式: 一:题目要求 二:程序代码 三:操作步骤及运行结果截图 四:心得体会 三.实验附录: 一:老师提供的资源 二:关于实验所用EP4CE115F29板的简介

实验一100进制的可逆计数器 一、设计一个可控的100进制可逆计数器,要求用实验箱下载。 (1)计数器的时钟输入信号周期为200ns。 (2)以十进制形式显示。 (3)有一个复位端clr和两个控制端plus和minus,在这些控制信号的作用下,计数器具有复位、增或减计数、暂停功能。 二、程序如下: module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零,输出为零;反之,运行else程序 OUT[7:0]<=0; else

begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1,暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零,输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面,点击file→New,在出现的对话框,如图1.1所示,选择Text File,点击OK.

FPGA课程设计--基于VHDL的2FSK的信号发生器

《FPGA原理及应用》结课论文题目基于VHDL的2FSK的信号发生器 专业名称通信工程 班级学号 学生姓名 提交时间2012年12月13日

设计题目:基于VHDL的2FSK的信号发生器 一、设计实验条件 Quartus II开发环境 二、设计目标 1.通过练习,能够较为熟练的运用Quartus II软件,同时对VHDL语言掌握更加熟悉; 2.基于Quartus II开发环境,利用VHDL硬件描述语言,自上而下地逐层完成相应的描述、 综合、优化、仿真与验证,直到生成器件2FSK信号发生器; 三、设计报告的内容 1.前言(绪论)(设计的目的、意义等) 2.设计主体(原理、步骤、程序或原理图、结果等) 3.对仿真结果进行分析 4.参考资料

一.前言 在通信领域中,为了传送信息,一般都将原始的信号进行某种变换变成适合于通信传输的信号形式。在数字通信系统中,一般将原始信号(图像、声音等)经过量化编码变成二进制码流,称为基带信号。 但数字基带信号一般不适合于直接传输。例如,通过公共电话网络传输数字信号时,由于电话网络的带宽为4 kHz以下,因此数字信号不能直接在其上传输。此时可将数字信号进行调制,2FSK即为一种常用的数字调制方式。2FSK,即二进制频移键控方法简单,易于实现,解调不需恢复本地载波,支持异步传输,抗噪声和抗衰落性能也较强。因此2FSK调制技术在通信行业得到了广泛的应用,并且主要适用于低、中速数据传输。 由于微电子技术的迅猛发展,使得VHDL的性能指标,例如规模、功能、时间等性能也越来越好。VHDL在数字系统设计中占据了越来越重要的位置。而随着器件的发展,开发环境也进一步得到优化。VHDL程序的设计可用Altera公司的Quartus II软件开发系统来实现,它为用户提供了良好的开发环境,包含有丰富的库资源,很容易实现各种电路设计,它支持多种输入方式,并有极强的仿真系统。故利用FPGA 这一新的技术手段来研究数字调制技术有重要的现实意义。设计采用FPGA现场可编程技术, 运用自顶向下的设计思想设计2FSK信号发生器。避免了硬件电路的焊接与调试, 而且由于FPGA 的I/ O 端口丰富, 内部逻辑可随意更改, 使得2FSK信号发生器的实现较为方便。 二.设计主体 1、2FSK信号产生原理 数字频率调制又称频移键控(FSK),二进制频移键控记作2FSK。数字频移键控是用载波的频率来传送数字消息,即用所传送的数字消息控制载波的频率。2FSK 信号便是符号“1”对应于载频1f,而符号“0”对应于载频2f(与1f不同的另一载频)的已调波形,而且1f与2f之间的改变是瞬间完成的。2FSK调制的波形如图1示。

FPGA设计方案

FPGA课程设计 题目:全天候温度纪录仪的设计与FPGA实现 姓名: 学号: 院系:信息科学与工程学院 专业:计算机技术

摘要 本设计有效的克服了传统的数字温度计的缺点,采用自上而下的设计思路, 绘制出了系统结构流程图,最后又在硬件上通过对其进行调试和验证。基于 FPGA在Quartus II13.0软件下应用Verilog HDL语言编写程序,采用ALTRA 公司Cyclone- IV系列的EP4CE40F23I7 芯片进行了计算机仿真,并给出了相 应的仿真结果。该电路能够实现很好的测温功能。 关键字:数字温度计;FPGA;Quartus II130.;Verilog HDL;EP4CE40F2317 Abstract This design effectively overcomes the traditional digital thermom eter’s weaknesses and takes a top-down approach to design flow chart of system, and finally pass the circuits to the hardware to deb ug and verify it. This design is based on FPGA using Verilog HDL la nguage to write program in Quartus II software, adopting EP4CE40F 23I7 chip of Cyclone- IV series of ALTRA company for computer sim ulation and at the same time showing the corresponding simulation result. This circuit is able to carry out excellent temperature- meas urement function. KeyWords:Digital thermometer;FPGA;Quartus II 13.0;Verilo g HDL;EP4CE40F2317

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